[发明专利]提高输入时钟占空比免疫力的电路及方法有效
| 申请号： | 201510785064.1 | 申请日： | 2015-11-16 |
| 公开（公告）号： | CN105262481B | 公开（公告）日： | 2018-10-16 |
| 发明（设计）人： | 亚历山大 | 申请（专利权）人： | 西安紫光国芯半导体有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03L7/085 |
| 代理公司： | 西安智邦专利商标代理有限公司 61211 | 代理人： | 张倩 |
| 地址： | 710055 陕西省西安*** | 国省代码： | 陕西;61 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明涉及提高输入时钟占空比免疫力的电路及方法，包括下降沿鉴相器，所述下降沿鉴相器用于比较输入时钟clk2dll和反馈时钟clkfb的下降沿，后根据比较结果调节输入时钟接收器，使得输入时钟的占空比为50％。本发明解决了现有的存储器时钟路径存在时钟丢失或控制电路功能异常的技术问题，本发明可以极大的提高存储器对输入时钟占空比的免疫力，提高存储器的可靠性。 | ||
| 搜索关键词： | 提高 输入 时钟 免疫力 电路 方法 | ||
【主权项】：
1.提高输入时钟占空比免疫力的电路，其特征在于：包括下降沿鉴相器，所述下降沿鉴相器用于比较输入时钟clk2dll和反馈时钟clk_fb的下降沿，后根据比较结果调节输入时钟接收器，使得输入时钟的占空比为50％；所述反馈时钟clk_fb是输入时钟clk2dll经过数字延迟锁相环电路产生的时钟信号；所述输入时钟clk2dll是输入时钟接收器接收外部时钟vclk后输出的时钟信号；所述下降沿鉴相器的输入端同时与所述输入时钟接收器的输出端和所述数字延迟锁相环电路的输出端相连。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于西安紫光国芯半导体有限公司，未经西安紫光国芯半导体有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201510785064.1/，转载请声明来源钻瓜专利网。
