[发明专利]提高输入时钟占空比免疫力的电路及方法

说明书

本发明涉及提高输入时钟占空比免疫力的电路及方法，包括下降沿鉴相器，所述下降沿鉴相器用于比较输入时钟clk2dll和反馈时钟clkfb的下降沿，后根据比较结果调节输入时钟接收器，使得输入时钟的占空比为50％。本发明解决了现有的存储器时钟路径存在时钟丢失或控制电路功能异常的技术问题，本发明可以极大的提高存储器对输入时钟占空比的免疫力，提高存储器的可靠性。

技术领域

本发明涉及提高输入时钟占空比免疫力的电路及方法。

背景技术

计算机以及各种电子设备广泛的应用于现代生活的各个方面，对内存产品(DRAM存储器)需求越来越大。人们对速度要求越来越快，存储器的时钟就越来越小，系统提供的时钟受到微小的干扰都会导致输入时钟占空比发生很大变化。而存储器输入时钟占空比的变化极易导致存储器功能故障。

如图1所示，为高速DRAM存储器时钟路径的基本架构，包括输入时钟接收器、DLL延迟单元、第一DCC延迟单元、第二DCC延迟单元、DCC鉴相器、输出时钟生成电路、时钟路径反馈电路以及DLL鉴相器；

1、外部时钟vclk首先经过输入时钟接收器产生输入时钟clk2dll；

2、输入时钟clk2dll经过DLL(数字延迟锁相环)延迟单元产生第一时钟clk_000；延迟锁相环的目的是使存储器输出时钟和输入时钟的上升沿相位对齐；

3、第一时钟clk_000经过两个完全相同的DCC(占空比调整电路)延迟单元，分别生成第二时钟clk_180和第三时钟clk_360；如图2所示的时序图，利用第一时钟clk_000和第三时钟clk_360经过DCC鉴相器及输出时钟生成电路达到相位对齐，使得clk_180为180°相位，后经过输出时钟生成电路产生占空比为50％的输出信号clk_out。

4、输出信号clk_out经过时钟路径反馈电路产生反馈时钟clk_fb，反馈时钟clk_fb和输入时钟clk2dll经过DLL鉴相器比较后产生DLL控制信号控制DLL延迟单元。

但是当存储器输入信号(即外部时钟vclk)的占空比不是50％的情况下，尤其是经过输入时钟接收器和延迟单元之后，输入时钟的占空比会进一步变坏。从而导致时钟丢失或者控制电路功能异常。例如图3所示，输入时钟clk2dll占空比变小导致第三时钟clk_360消失，输入时钟clk2dll的占空比小于50％，第三时钟clk_360直接消失，这种情况极易导致存储器功能故障。

发明内容

为了解决现有的存储器时钟路径存在时钟丢失或控制电路功能异常的技术问题，本发明提供一种提高输入时钟占空比免疫力的电路及方法，可以极大的提高存储器对输入时钟占空比的免疫力，提高存储器的可靠性。

为了解决上述问题提高存储器时钟占空比的免疫力，本发明的技术解决方案为：

提高输入时钟占空比免疫力的电路，其特殊之处在于：包括下降沿鉴相器，所述下降沿鉴相器用于比较输入时钟clk2dll和反馈时钟clk_fb的下降沿，后根据比较结果调节输入时钟接收器，使得输入时钟的占空比为50％；所述反馈时钟clk_fb是输入时钟clk2dll经过数字延迟锁相环电路产生的时钟信号；所述输入时钟clk2dll是输入时钟接收器接收外部时钟vclk后输出的时钟信号；所述下降沿鉴相器的输入端同时与所述输入时钟接收器的输出端和所述数字延迟锁相环电路的输出端相连。

一种占空比高的DRAM存储器，其特殊之处在于：包括输入时钟接收器、DLL延迟单元、第一DCC延迟单元、第二DCC延迟单元、DCC鉴相器、输出时钟生成电路、时钟路径反馈电路、DLL鉴相器以及下降沿鉴相器，