[发明专利]一种用于提高可靠性的软硬件协同容错系统

摘要

一种用于提高可靠性的软硬件协同容错系统属于嵌入式高可靠性系统领域，其特征在于，含有：存储器、处理器、内部互连网络、硬件加速模块和该硬件加速模块的控制和测试模块，所述处理器通过内部互连网络控制硬件加速模块的控制和测试模块，对于存储在处理器中的软件模块对应的待测硬件加速模块进行测试向量测试，并在测试有效后再通过所述控制模块进行对应的硬件加速模块的数据处理。若对应的待测硬件加速模块存在问题，处理器再次通过内部互连网络与存储器相连，通过预存储的软件指令来完成软件模块的操作。本发明可降低容错系统对硬件资源的开销，同时也实现了软件控制下的硬件BIST内建自测试，实现了测试与容错机制的融合。

主权项

一种用于提高可靠性的软硬件协同容错系统，其特征在于，所述软硬件协同容错系统由数字集成电路组成，包括存储器、处理器、内部互连网络、硬件加速模块以及所述硬件加速模块的控制和测试模块，其中：存储器存储所要处理的软件指令及数据设有：第二地址输入端口Addr(2)、第二控制信号输入端口Cntrl(2)以及第二数据信号输入、输出端口Data(2)，控制器从所述存储器中获取所需要处理的软件指令或数据，并发出相应的控制信号，设有：第一地址输出端口Addr(1)、第一控制信号输出端口Cntrl(1)以及第一数据输入、输出端口Data(1)，内部互连网络设有：与所述第一地址输出端口Addr(1)相连的对应输入端口，与所述第一控制信号输出端口Cntrl(1)相连的对应输入端口，与所述第一数据输入、输出端口互连的对应输入、输出端口，与所述第二控制信号输入端口Cntr1(2)相连的对应输出端口，与所述第二数据输入、输出端口互连的对应输出、输入端口，还设有：第三地址输出端口Addr(3)，第三控制信号输出输入端口Cntrl(3)，第三数据输入、输出端口Data(3)，第一满信号输入端口Full(1)，写信号输出端口Write，第十数据输出端口Data(10)，所述内部互连网络通过内设的端口动态互连模块以使根据所述处理而发生的控制信号动态实现所述各输入端口与输出端口间的动态互连，硬件加速模块的控制和测试模块包括：连接有处理结果存储器的硬件控制单元和内建自测是单元BIST Core，其中：硬件控制单元设有：与所述第三地址输出端口Addr(3)相连的地址输入端口，与所述第三控制信号输出端Cntrl(3)相连的对应输入端口，与所述第三数据输入、输出端口互连的对应输出、输入端口，以使通过所述内部互连网络从所述处理器输入控制命令，还设有：所述内建自测试模块BIST_Enable的使能信号输出端，内建自测试结果Result输入端，第四有效信号输入端Done(4)，以便启动所述内建自测试模块进行测试，在测试结束后输入测试结果应接收测试有效信号，还设有：选择信号Select输出端，以启动测试向量的测试，第九数据输入端Data(9)和第三有效信号输入端Done(3)以接收测试数据及相应的有效信号，同时，又设有：度信号Read输出端和第二满信号输入端Full(2)，读取测试数据和接收相应的满信号，内建自测试单元存储有所述测试向量和标准测试结果，设有：第四数据输出端口Data(4)以逐个输出所述测试向量，第八数据输入端口Data(8)和第二有效信号输入端Done(2)以接收所述测试向量的测试结果和测试有效信号，硬件加速模块，用于对待测模块IP Core进行测试向量的测试并在测试结果有效后进行数据处理，设有：缓冲器BUFFER、二选一选择器MUX、所述待测模块IP Core以及二路数据分配器DMUX，其中：缓冲器BUFFER，设有：与所述第一满信号输入端口相连的对应输出端，与所述写信号Write输出端口相连的对应输入端、第十数据输入端Data(10)，以使从所述内部互连网络从所述处理器输入测试所述待测模块IP Core的数据，还设有：与所述读信号Read输出端相连的对应输入端，与所述第二满信号输入端Full(2)相连的对应输出端以便在所述硬件控制单元控制下从所述BUFFER读出所述测试数据，又设有：第五数据输出端口Data(5)，二选一选择器MUX，设有：与所述第四数据输出端口相连的对应输入端，与所述第五数据输出端口Data(5)相连的对应输入端，以及第六数据输出端口Data(6)，以使在所述硬件控制单元控制下有选择地输出所处测试向量和所述测试数据，所述待测模块IP Core，用于对所述测试向量的测试并在测试有效后，处理所述测试数据，设有：与所述第六数据输出端口Data(6)相连的对应输入端，第一有效信号输出端Done(1)和第七数据输出端Data(7)，用于输出测试结果及其有效信号，二路数据分配器DMUX，设有：与所述第一有效信号输出端Data(1)相连的对应输入端，与所述第七数据输出端Data(7)相连的对应输入端，还设有：与所述第八数据输入端Data(8)相连的对应输出端，与所述第二有效信号输入端Done(2)相连的对应输出端，与所述第三有效信号输入端Done(3)相连的对应输出端，以及与所述第九数据输出端Data(9)输入相连的输出端输出所述测试结果数据，所述二选一选择器MUX和所述二路数据分配器DMUX，还各设有一个与所述选择信号Select输出端相连的对应输入端。