[发明专利]一种用于提高可靠性的软硬件协同容错系统

权利要求书

1.一种用于提高可靠性的软硬件协同容错系统，其特征在于，所述软硬件协同容错系统由数 字集成电路组成，包括存储器、处理器、内部互连网络、硬件加速模块以及所述硬件加速模块的控 制和测试模块，其中：

存储器存储所要处理的软件指令及数据，设有：第二地址输入端口Addr2、第二控制信号输 入端口Cntrl2以及第二数据输入/输出端口Data2，

处理器从所述存储器中获取所需要处理的软件指令或数据，并发出相应的控制信号，设有： 第一地址输出端口Addr1、第一控制信号输出端口Cntrl1以及第一数据输入/输出端口Data1，

内部互连网络设有：与所述第一地址输出端口Addr1相连的对应输入端口，与所述第一控制 信号输出端口Cntrl1相连的对应输入端口，与所述第一数据输入/输出端口互连的对应输入、输出 端口，与所述第二控制信号输入端口Cntrl2相连的对应输出端口，与所述第二数据输入/输出端 口互连的对应输出、输入端口，还设有：第三地址输出端口Addr3，第三控制信号输出输入端口 Cntrl3，第三数据输入/输出端口Data3，第一满信号输入端口Ful11，写信号输出端口Write，第 十数据输出端口Data10，所述内部互连网络通过内设的端口动态互连模块以使根据所述处理而发 生的控制信号动态实现所述各输入端口与输出端口间的动态互连，

硬件加速模块的控制和测试模块包括：连接有处理结果存储器的硬件控制单元和内建自测试 单元BIST Core，其中：

硬件控制单元设有：与所述第三地址输出端口Addr3相连的地址输入端口，与所述第三控制 信号输出端Cntrl3相连的对应输入端口，与所述第三数据输入/输出端口互连的对应输出、输入端 口，以使通过所述内部互连网络从所述处理器输入控制命令，还设有：所述内建自测试模块 BIST_Enable的使能信号输出端，内建自测试结果Result输入端，第四有效信号输入端Done4，以 便启动所述内建自测试模块进行测试，在测试结束后输入测试结果应接收测试有效信号，还设有： 选择信号Select输出端，以启动测试向量的测试，第九数据输入端Data9和第三有效信号输入端 Done3以接收测试数据及相应的有效信号，同时，又设有：读信号Read输出端和第二满信号输入 端Full2，读取测试数据和接收相应的满信号，

内建自测试单元存储有所述测试向量和所述测试向量经过没有错误的硬件加速模块后所产生 的测试结果，设有：第四数据输出端口Data4以逐个输出所述测试向量，第八数据输入端口Data8 和第二有效信号输入端Done2以接收所述测试向量的测试结果和测试有效信号，

硬件加速模块，用于对待测模块IP Core进行测试向量的测试并在测试结果有效后进行数据 处理，设有：缓冲器BUFFER、二选一选择器MUX、所述待测模块IP Core以及二路数据分配器DMUX， 其中：

缓冲器BUFFER，设有：与所述第一满信号输入端口相连的对应输出端，与所述写信号Write 输出端口相连的对应输入端、第十数据输入端Data10，以使从所述内部互连网络从所述处理器输 入测试所述待测模块IP Core的数据，还设有：与所述读信号Read输出端相连的对应输入端，与 所述第二满信号输入端Full2相连的对应输出端以便在所述硬件控制单元控制下从所述BUFFER读 出所述测试数据，又设有：第五数据输出端口Data5，

二选一选择器MUX，设有：与所述第四数据输出端口相连的对应输入端，与所述第五数据输 出端口Data5相连的对应输入端，以及第六数据输出端口Data6，以使在所述硬件控制单元控制下 有选择地输出所处测试向量和所述测试数据，

所述待测模块IP Core，用于对所述测试向量的测试并在测试有效后，处理所述测试数据， 设有：与所述第六数据输出端口Data6相连的对应输入端，第一有效信号输出端Done1和第七数据 输出端Data7，

二路数据分配器DMUX，设有：与所述第一有效信号输出端Done1相连的对应输入端，与所述 第七数据输出端Data7相连的对应输入端，还设有：与所述第八数据输入端Data8相连的对应输出 端，与所述第二有效信号输入端Done2相连的对应输出端，与所述第三有效信号输入端Done3相连 的对应输出端，以及与所述第九数据输入端Data9输入相连的对应输出端，

所述二选一选择器MUX和所述二路数据分配器DMUX，还各设有一个与所述选择信号Select 输出端相连的对应输入端。