[发明专利]一种用于提高可靠性的软硬件协同容错系统

说明书

技术领域

本发明涉及一种利用软件方法对硬件进行纠错同时具有BIST(Built-In Self Test，内 建自测试)测试功能的系统模型，适用于嵌入式的高可靠性系统的设计。

背景技术

目前，随着数字系统规模的增大和对系统灵活性的要求，软硬件协同设计成为一种很重 要的设计方法。在高可靠性数字系统设计领域，基于多个硬件冗余模块的设计最为常用，但 这种方法对系统的硬件资源的开销很大，从而引入很大的面积和功耗的开销。

发明内容

为了降低容错系统对硬件资源的开销，本发明提供了一种软硬件协同的容错方式，从而 大大降低系统的硬件资源开销，同时具有简单的BIST测试功能，从而在容错的同时实现了芯 片产品化后的内建自测试。

本发明的特征在于：所述软硬件协同容错系统由数字集成电路组成，包括存储器、处理 器、内部互连网络、硬件加速模块以及所述硬件加速模块的控制和测试模块，其中：

存储器存储所要处理的软件指令及数据设有：第二地址输入端口Addr2、第二控制 信号输入端口Cntrl2以及第二数据信号输入、输出端口Data2。

控制器从所述存储器中获取所需要处理的软件指令或数据，并发出相应的控制信号， 设有：第一地址输出端口Addr1、第一控制信号输出端口Cntrl1以及第一数据输入、输出端 口Data1。

内部互连网络设有：与所述第一地址输出端口Addr1相连的对应输入端口，与所述 第一控制信号输出端口Cntrl1相连的对应输入端口，与所述第一数据输入、输出端口互连的 对应输入、输出端口，与所述第二控制信号输入端口Cntrl2相连的对应输出端口，与所述 第二数据输入、输出端口互连的对应输出、输入端口，还设有：第三地址输出端口Addr3， 第三控制信号输出输入端口Cntrl3，第三数据输入、输出端口Data3，第一满信号输入端口 Full1，写信号输出端口Write，第十数据输出端口Data10，所述内部互连网络通过内设的端 口动态互连模块以使根据所述处理而发生的控制信号动态实现所述各输入端口与输出端口间 的动态互连。

硬件加速模块的控制和测试模块包括：连接有处理结果存储器的硬件控制单元和内 建自测是单元BIST Core，其中：

硬件控制单元设有：与所述第三地址输出端口Addr3相连的地址输入端口，与所述 第三控制信号输出端Cntrl3相连的对应输入端口，与所述第三数据输入、输出端口互连的对 应输出、输入端口，以使通过所述内部互连网络从所述处理器输入控制命令，还设有：所述 内建自测试模块BIST_Enable的使能信号输出端，内建自测试结果Result输入端，第四有效 信号输入端Done4，以便启动所述内建自测试模块进行测试，在测试结束后输入测试结果应 接收测试有效信号，还设有：选择信号Select输出端，以启动测试向量的测试，第九数据输 入端Data9和第三有效信号输入端Done3以接收测试数据及相应的有效信号，同时，又设有： 度信号Read输出端和第二满信号输入端Full2，读取测试数据和接收相应的满信号。

内建自测试单元存储有所述测试向量和标准测试结果，设有：第四数据输出端口Data4 以逐个输出所述测试向量，第八数据输入端口Data8和第二有效信号输入端Done2以接收所 述测试向量的测试结果和测试有效信号。

硬件加速模块，用于对待测模块IP Core进行测试向量的测试并在测试结果有效后 进行数据处理，设有：缓冲器BUFFER、二选一选择器MUX、所述待测模块IP Core以及二路 数据分配器DMUX，其中：

缓冲器BUFFER，设有：与所述第一满信号输入端口相连的对应输出端，与所述写信 号Write输出端口相连的对应输入端、第十数据输入端Data10，以使从所述内部互连网络从 所述处理器输入测试所述待测模块IP Core的数据，还设有：与所述读信号Read输出端相连 的对应输入端，与所述第二满信号输入端Full2相连的对应输出端以便在所述硬件控制单元 控制下从所述BUFFER读出所述测试数据，又设有：第五数据输出端口Data5。

二选一选择器MUX，设有：与所述第四数据输出端口相连的对应输入端，与所述第 五数据输出端口Data5相连的对应输入端，以及第六数据输出端口Data6，以使在所述硬件 控制单元控制下有选择地输出所处测试向量和所述测试数据。