[发明专利]减少在备用状态的功率耗散的半导体器件

说明书

本发明涉及减少在备用状态由于亚阈值电流引起的功率耗散的半导体器件，特别是涉及适用于千兆存储器或利用截止特性比长沟道晶体管的截止特性差的深亚微米MOS晶体管的逻辑器件的半导体器件，其能显著地减少备用电流，因此，减少了备用状态的功率耗散。

图1表示常规存储器或逻辑器件的原理电路图。如图1所示，把总电源线L100和总地线L0直接连到电路块B0构成常规电路。因此，在电路采用深亚微米MOS晶体管的情况，即使在截止状态也有许多亚阈值电流流过电路。这大大地增加了备用状态的功率耗散。当按比例缩小MOS晶体管时可减少阈值电压，结果，即使在晶体管的阈值区，即在｜V_GS＜V_T｜，也会增加亚阈值电流。这就产生了上述问题。因此，在由深亚微米MOS晶体管构成的千兆存储器件或逻辑器件中，备用状态的功率耗散变成严重的问题。为解决上述问题，提出了为实现减少在备用状态的功率耗散目的的几种技术。其一是由日本的日立公司(Hitachi)在“IEEE Journal of Solid State ci-rcuits Vol.28,11,NoVember 1993”发表的SWitched Sourceimpedance CMOS circuit technology。这种技术能显著地减少备用状态的亚阈值电流。但是，它增加了电路的延迟。并且使由备用态到工作状态的转变变慢，因而降低了整个电路性能。

本发明的目的是提供一种半导体器件，其中由备用状态到工作状态的转变是快的，并且减少备用状态的亚阈值电流，因此，可减少功率耗散。

为达到本发明的目的，提供了一种减少备用状态的功率消耗的半导体器件。具有向所述半导体器件的全部内电路提供预定电源电压的电源线；还具有向所述内部电路提供地电压的地线，该半导体器件包括：设置于所述电源线与次级电路块之间的至少一部分第1MOS晶体管，它由在同一定时处于备用状态和工作状态的多个电路构成，或者由所述地线和所述次级电路块构成，当所述次级电路块处于备用状态时，通过控制衬底电压使所述第1 MOS晶体管关断并增加它的阈值电压，以便减少它的阈值电流。

通过结合附图，对次级特别的实施例的详细叙述，将能更好地理解属于本发明特性的新颖特征，以及其它特征和优点。

图1表示常规半导体器件的原理结构图；

图2表示按照本发明实施例的半导体器件的原理结构图；

图3表示如图2所示的控制信号的定时图；

图4表示按照本发明其它实施例的半导体器件的原理结构图。

图5A和图5B表示用于实现本发明目的的半导体器件三阱结构的原理图。

次级参照附图，说明本发明的优选实施例。

图2表示按照本发明一实施例的半导体器件原理结构图。如图2所示，按照本发明构成的半导体器件如图2所示，其中，总电源线L100和总地线L0不直接和电路块相连，而是把全部电路块分成许多个次级的电路块Bi，每一电路块Bi由有相同的备用状态和工作状态的多个电路构成。相应于各次级的电路块Bi的局部的次级电源线Lai和局部的次级地线Lbi分别与总电源线L100和总地线L0通过开关，PMOS晶体管MPi和NMOS晶体管连接由此形成分级结构。分别在其上形成PMOS晶体管MPi和NMOS晶体管MNi的N阱和P阱与其上形成存储器或者逻辑器件的其它MOS晶体管的阱相互分开，图3是图2所示控制信号的时序图。

如图3所示，输入到PMOS晶体管MPi栅极的信号φ_Pi，当连接PMOS晶体管MPi的次级电路块Bi是处于备用状态时，是逻辑“高”电平，当处于工作状态时，φ_Pi是逻辑“低”电平。另一方面，输入到NMOS晶体管MNi栅极的信号φ_Ni，当连接NMOS晶体管MNi的次级电路块是处于备用状态时，是逻辑“低”电平，当处于工作状态时，φ_Ni是逻辑“高”电平。因此，如果次级电路块从工作状态变到备用状态，根据控制信号φ_Pi，φ_Ni,PMOS晶体管MPi和NMOS晶体管MNi关断。这样，次级电源线Lai和次级地线Lbi与总电源线L100和总地线L0隔离，于是，由流过PMOS晶体管MPi和NMOS晶体管MNi的亚阈值电流决定处于备用状态的功率消耗。