[实用新型]一种提高芯片ESD性能的封装结构

说明书

本实用新型公开了一种提高芯片ESD性能的封装结构，在芯片上包括多个普通IO、电源VDD IO和地IO VSS，电源环将所有IO的VDD线连接在一起，地环将所有IO的VSS线连接在一起，其特征在于，在芯片上插入多个辅助VSSIO，多个辅助VSS IO与地环连接，通过封装飞线将插入的多个辅助VSS IO两两连接。在本实用新型中，通过在芯片上插入偶数个辅助VSS IO，并通过封装飞线的形式将插入的辅助VSS IO两两连接，以增强芯片ESD的性能；辅助VSSIO插入在任意相邻两个IO之间，具体插入的辅助VSS IO的数量和位置，只要使电源IO到地IO、普通IO到电源IO、普通IO到地IO、每两个普通IO之间的电路泄放通路电阻符合芯片的ESD要求即可。

技术领域

本实用新型涉及芯片封装技术领域，尤其涉及一种提高芯片ESD性能的封装结构。

背景技术

ESD(Electronic-Static Discharge，静电放电)是IC(Integrate Circuit，集成电路)生产制造过程中非常普遍的现象，ESD保护电路也是集成电路设计的重要部分，它直接影响了IC的性能和使用寿命。

为了保护芯片内部电路，需要提高其ESD性能，而提高ESD性能的本质是减小ESD电流泄放通路的电阻。在芯片设计和芯片级封装中，减小ESD电流泄放通路的电阻，一般可使用以下两种做法：

第一种做法，如图1所示，图中35为芯片内部，18～23，25～32，34为芯片普通IO；33为电源VDD IO；24为地IO VSS；1～17为封装引脚；36为ESD电源环，电源环将所有IO的VDD线连接在一起；37为ESD地环，地环将所有IO的VSS线连接在一起；100为封装打线。通过采用ESD电源环或者地环作为ESD电流泄放通路，通过增加ESD电源环36或地环37的宽度，以此来减小电源环36或地环37的电阻，达到提高ESD性能的目的。

第二种做法，如图2所示，采用带有金属环或者金属基座进行封装，图中1～37和图1中一样，44是封装金属环，金属环与图中7封装引脚连接，38～43是在ESD环中插入的VSSIO。通过将多插入的VSS IO的PAD封装打线到金属环上，增加ESD电流泄放通路，减小ESD电流泄放通路电阻，达到提高ESD性能的目的。

在图1和图2中，对普通IO电路、地IO VSS电路、电源VDD IO电路进行说明。普通IO电路，如图3所示，图中P1为PMOS，N1为NMOS，VDD和VSS分别为普通IO的电源线和地线，PAD为封装打线的位置，封装打线是指利用金线或者铜线将IO的PAD与封装引脚连接在一起；图4所示为地IO VSS电路图，P1，N1，VDD，VSS和PAD的解释和图3一样，区别是PAD和VSS连接在一起，图4中PAD可以通过封装打线的形式与封装引脚，封装中的金属环(或者封装中的金属基座，如图2中44)，或者封装飞线连接在一起；图5所示为电源VDD IO电路图，P1，N1，VDD，VSS和PAD的解释和图4一样，唯一区别是PAD与VDD连接在一起。

第一种方法的缺点是，通过增加ESD电源环或地环的宽度，将带来芯片面积的增大，使芯片成本增加。第二种方法的缺点是，必须使用带有金属环或者金属基座的封装，有些应用中的封装是固定，并不支持这种类型的封装。带有金属环或者金属基座的封装的成本要高于无金属环或者金属基座的封装。

发明内容

为解决背景技术中存在的技术问题，本实用新型提出一种提高芯片ESD性能的封装结构，可以有效地降低ESD泄放电路通路电阻，实现增强ESD性能的目的。

本实用新型提出一种提高芯片ESD性能的封装结构，在芯片上包括多个普通IO、电源VDD IO和地VSS IO，电源环将所有IO的VDD线连接在一起，地环将所有IO的VSS线连接在一起，其特征在于，在芯片上插入多个辅助VSS IO，多个辅助VSS IO与地环连接，通过封装飞线将插入的多个辅助VSS IO两两连接。

优选地，辅助VSS IO的数量为偶数。