[发明专利]屏蔽栅沟槽型功率MOSFET器件

说明书

本发明提供一种屏蔽栅沟槽型功率MOSFET器件，在屏蔽栅的两侧设置浮空栅，使得没有大面积的屏蔽栅与漂移区直接通过介质层组成电容，在相同耐压、相同导通电阻下，漏源电容可以做得更小，降低了开关损耗，提高了器件的效率。进一步的，本发明中屏蔽栅底部与顶部相对于浮空栅有适当长度的外露，在相同偏压下，将设置浮空栅对漂移区耗尽效果的影响降到更低，减小了对器件耐压性能影响。

技术领域

本发明涉及半导体器件制造领域，特别是涉及一种屏蔽栅沟槽型功率MOSFET器件。

背景技术

随着电子消费产品需求的增长，功率MOSFET的需求越来越大，例如磁盘驱动，汽车电子以及功率器件等等方面。沟槽型MOSFET(Trench MOS)由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率领域。

Trench MOS技术的发明最初是为了增加平面器件的沟道密度，以提高器件的电流处理能力，然而，现有改进后的Trench MOS结构不但能降低沟道密度，还能进一步降低漂移区电阻；现有沟槽栅MOSFET主要是通过减小沟通宽度和器件的步进尺寸，增加器件的元胞密度，减小沟道电阻从而减小器件的导通电阻。现有沟槽栅MOSFET具有如下问题：器件的电压承受区域主要是漂移区，漂移区由单一导电类型的半导体材料构成，如NMOS是采用N型半导体作为漂移区，漂移区的电阻率的选取受到器件的击穿电压的限制，通常击穿电压越高，漂移区的电阻需要更高，这会使得漂移区的电阻变高。

为了在得到较高的击穿电压的同时又降低漂移区电阻，现有技术中引入了屏蔽栅(Shield-Gate，SGT)结构，具有屏蔽栅的沟槽栅MOSFET通常也称为屏蔽分立栅(shield-Gate/Split Gate)沟槽MOSFET并简称为SGT MOSFET。屏蔽栅由填充于深沟槽中的多晶硅组成，组成屏蔽栅的多晶硅通常连接到源极，器件的漂移区是采用多晶硅屏蔽栅来消除电荷，能建立电荷平衡的结构并降低漂移区的电场，从而能减小或者消除对漂移区杂质浓度的限制，并降低漂移区电阻，所以Shield-Gate技术通常具有更低的导通电阻和更高的击穿电压，并可用于较高电压(20V-250V)的Trench MOS产品。

但是SGT结构需要由填充于很深的沟槽中的源极多晶硅组成，仍有大面积的源极多晶硅与漂移区直接通过介质层组成电容，导致漏源电容仍比较大。由于应用开关的频率越来越快，开关损耗占据越来越重要的作用。较大的漏源电容会增加开关损耗，所以，如何降低漏源电容就成为一个亟需解决的问题，尤其对于提高器件的应用效率来讲。

发明内容

本发明的目的在于提供一种屏蔽栅沟槽型功率MOSFET器件，以减小漏源电容，降低开关损耗。

为达到上述目的，本发明提供一种屏蔽栅沟槽型功率MOSFET器件，包括：

第一导电类型的衬底，所述衬底上形成有第一导电类型的外延层；

沟槽，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述沟槽内设置有屏蔽栅及位于所述屏蔽栅的两侧的浮空栅，其中，所述屏蔽栅在所述沟槽的竖直方向具有第一延伸长度，所述浮空栅在所述沟槽的竖直方向具有第二延伸长度，所述第二延伸长度小于所述第一延伸长度；以及，

介质层，位于所述沟槽的内部，将所述屏蔽栅、所述浮空栅与所述外延层彼此隔离。

可选的，所述浮空栅在所述沟槽的竖直方向平行于所述屏蔽栅。

可选的，所述浮空栅对称设置于所述屏蔽栅的两侧。

可选的，所述第二延伸长度与所述第一延伸长度的比例为1/12~2/3。

可选的，所述屏蔽栅的底部与所述屏蔽栅的顶部相对于所述浮空栅均有部分外露。