[发明专利]半导体装置、功率模块及半导体装置的制造方法

说明书

得到能够容易地提高绝缘耐量的半导体装置、功率模块及半导体装置的制造方法。第2导体板(2)与第1导体板(1)分离。多个半导体元件(3)的背面电极与第1导体板连接。中继基板(7)设置于第2导体板之上。中继基板(7)具有多个第1中继焊盘(10)和与多个第1中继焊盘连接的第2中继焊盘(11)。多个半导体元件的控制电极(4)与多个第1中继焊盘分别连接。第1导体块(13)与多个半导体元件(3)的表面电极(5)连接。第2导体块(14)与第2中继焊盘(11)连接。第1导体板(1)从封装材料(15)的第1主面(S1)露出。第2导体板(2)不从第1主面(S1)露出。第1及第2导体块(14)从第2主面(S2)露出。

技术领域

本发明涉及半导体装置、功率模块及半导体装置的制造方法。

背景技术

在使用了SiC MOSFET的模块中，SiC MOSFET的大面积化是困难的，因此，为了增加电流容量而将多个芯片并联连接。提出了将多个半导体元件和配线元件接合于相同的导体板，通过配线元件的电路图案而将多个半导体元件的控制电极并联连接的半导体装置(例如，参照专利文献1)。

专利文献1：国际公开第2020/110170号

在配线元件为了正反面的绝缘而设置有氧化膜。就当前的半导体装置而言，通过该氧化膜而确保呈漏极电位的导体板与呈控制电位的电路图案之间的绝缘。但是，就例如面向电气铁路驱动等的高耐压半导体装置而言，绝缘性确保所需的氧化膜变厚。因此，制造成本增大，由于堆积厚的氧化膜的生产难度，生产率下降，厚积的氧化膜的可靠性下降。例如如果使TEOS堆积得厚，则晶片翘曲、膜发生剥离、表面变粗糙等制造性和品质下降。通过氧化膜来堆积具有大于或等于1.7kV的耐压的绝缘膜这一做法对于通常的功率半导体的工艺而言并不普通。因此，就当前的半导体装置而言，绝缘耐量的提高是困难的。

发明内容

本发明就是为了解决上述这样的课题而提出的，其目的在于，得到能够容易地提高绝缘耐量的半导体装置、功率模块及半导体装置的制造方法。

本发明涉及的半导体装置的特征在于，具有：第1导体板；第2导体板，其与所述第1导体板分离；多个半导体元件，其背面电极与所述第1导体板连接；中继基板，其设置于所述第2导体板之上，该中继基板具有多个第1中继焊盘和与所述多个第1中继焊盘连接的第2中继焊盘；多个金属导线，其将所述多个半导体元件的控制电极与所述多个第1中继焊盘分别连接；第1导体块，其与所述多个半导体元件的表面电极连接；第2导体块，其与所述第2中继焊盘连接；以及

封装材料，其将所述第1导体板及第2导体板、所述多个半导体元件、所述中继基板、所述金属导线、所述第1导体块及第2导体块封装，所述封装材料具有彼此相对的第1主面及第2主面，所述第1导体板从所述第1主面露出，所述第2导体板不从所述第1主面露出，所述第1导体块及第2导体块从所述第2主面露出。

发明的效果

在本发明中，使安装有多个半导体元件的第1导体板与安装有中继基板的第2导体板分离地被封装材料封装。并且，第1导体板从封装材料的第1面露出，但第2导体板不从封装材料的第1面露出。由此，能够将第1导体板与第2导体板绝缘，所以能够容易地提高绝缘耐量。

附图说明

图1是表示实施方式1涉及的半导体装置的内部的俯视图。

图2是沿图1的I-II的剖视图。

图3是表示实施方式1涉及的半导体装置的变形例的内部的俯视图。

图4是表示实施方式1涉及的半导体装置的制造工序的俯视图。

图5是表示实施方式1涉及的半导体装置的制造工序的剖视图。

图6是表示实施方式1涉及的半导体装置的制造工序的俯视图。

图7是表示实施方式1涉及的半导体装置的制造工序的剖视图。