[发明专利]具有改进的功率性能面积和可测试性设计的三模冗余触发器

说明书

一种TMR触发器(300)，包括一组主门锁存电路(320、340)，该一组主门锁存电路包括用以接收第一数字信号(D)的第一组输入端和接收时钟(CLK)的第二组输入端；以及表决电路(330)，包括耦合到该一组主门锁存电路的一组输出端的一组输入端，以及基于第一数字信号生成第二数字信号的输出端。

相关申请的交叉引用

本专利申请要求2020年10月7日在美国专利商标局提交的未决非临时申请第17/065,382号的优先权和权益，该申请的全部内容并入本文，就如同其全文且就所有适用目的而言在下文中完全阐述一样。

技术领域

本公开的方面总体上涉及数据触发器，并且具体而言，涉及具有改进的功率性能区域(PPA)属性和可测试性设计(DFT)能力的三模冗余触发器。

背景技术

数据触发器被用在计算电路中，以通过各种子电路和组合逻辑顺序递送数据。在顺序传送期间由触发器保留的数据可受到噪声(诸如地面辐射)的影响。例如，指向触发器节点的地面辐射可以使触发器无意中改变状态或翻转(例如，从逻辑一(1)到逻辑零(0)，或者反之亦然)。这有时被称为单事件扰乱(SEU)。如果在诸如汽车或航空电子系统的安全相关系统中采用这类触发器，则一个或多个触发器(例如，一个或多个SEU)的状态的意外变化的后果可严重危及依赖这类系统的人的安全。

发明内容

以下给出了一个或多个实施方式的简化概述，以便提供对这些实施方式的基本理解。该发明内容不是对所有预期实施方式的广泛综述，并且既不旨在标识所有实施方式的关键或重要元素，也不描绘任何或所有实施方式的范围。其唯一目的是以简化的形式呈现一个或多个实施方式的一些概念，作为稍后呈现的更详细描述的序言。

本公开的一个方面涉及一种装置。该装置包括一组主门锁存电路，分别包括用以接收第一数字信号的第一组输入端和接收时钟的第二组输入端；以及表决逻辑电路，包括分别耦合到该一组主门锁存电路的一组输出端的一组输入端，以及基于第一数字信号生成第二数字信号的输出端。

本公开的另一方面涉及一种装置。该装置包括一组主门锁存电路，被配置为：响应于时钟的第一边沿，分别接收第一组数字信号；以及响应于时钟的第二边沿锁存第一组数字信号；以及表决逻辑电路，其被配置为：接收经锁存的第一组数字信号；以及基于经锁存的第一组数字信号的多数逻辑电平生成第二数字信号。

本公开的另一方面涉及一种方法。该方法包括响应于时钟的第一边沿，分别接收第一组数字信号；以及响应于时钟的第二边沿，分别锁存第一组数字信号；以及基于经锁存的第一组数字信号的多数逻辑电平生成第二数字信号。

为实现前述及相关目标，一个或多个实施方式包括下文充分描述并在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施方式的某些说明性方面。然而，这些方面仅指示了可采用各种实施方式的原理的各种方式中的几种，并且描述实施方式旨在包括所有这些方面及其等同物。

附图说明

图1A图示了根据本公开的一个方面的示例触发器的框图。

图1B图示了根据本公开的另一方面的图1A的触发器的示例操作的时序图。

图2图示了根据本公开的另一方面的示例三模块冗余(TMR)触发器的框图。

图3A图示了根据本公开的另一方面的另一示例三模块冗余(TMR)触发器的框图。

图3B图示了根据本公开的另一方面的与图3A的示例三模块冗余(TMR)触发器的可测试性(DFT)操作的示例设计相关的表格。

图3C图示了根据本公开的另一方面的示例融合表决逻辑和从锁存电路的示意图。

图3D图示了根据本公开的另一方面的示例表决逻辑和从门锁存电路的示意图。