[发明专利]具有改进的功率性能面积和可测试性设计的三模冗余触发器

权利要求书

1.一种装置，包括：

一组主门锁存电路，分别包括第一组输入端和第二组输入端，所述第一组输入端用以接收第一数字信号，并且所述第二组输入端用以接收时钟；以及

表决逻辑电路，包括输出端以及一组输入端，所述一组输入端分别耦合到所述一组主门锁存电路的一组输出端，并且所述输出端基于所述第一数字信号生成第二数字信号。

2.根据权利要求1所述的装置，其中所述主门锁存电路中的每个主门锁存电路包括：

主钟控门，包括所述第一组输入端中的对应的输入端和所述第二组输入端中的对应的输入端；以及

主锁存器，包括耦合到所述主钟控门的输出端的对应的第一节点，以及所述第二组输入端中的所述对应的输入端，其中所述第一节点用作所对应的所述主门锁存电路的、所述一组输出端中的对应的输出端。

3.根据权利要求2所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述主钟控门包括：

第一场效应晶体管(FET)，包括用以接收复位信号的栅极；

第二FET，包括用以接收所述第一数字信号的栅极；

第三FET，包括用以接收所述非互补时钟的栅极；

第四FET，包括用以接收所述互补时钟的栅极；以及

第五FET，包括用以接收所述第一数字信号的栅极，其中所述第一FET、所述第二FET、所述第三FET、所述第四FET和所述第五FET被串联耦合在第一电压轨与第二电压轨之间，并且其中所述主钟控门的所述输出端在所述第三FET与所述第四FET之间的节点处。

4.根据权利要求2所述的装置，其中所述主锁存器包括：

非钟控反相器，包括耦合到所述第一节点的输入端和耦合到第二节点的输出端；以及

钟控反相器，包括耦合到所述第二节点的输入端和耦合到所述第一节点的输出端。

5.根据权利要求4所述的装置，其中所述非钟控反相器包括：

第一场效应晶体管(FET)，包括耦合到所述第一节点的栅极和耦合到所述第二节点的漏极；以及

第二FET，包括耦合到所述第一节点的栅极和耦合到所述第二节点的漏极，其中所述第一FET和所述第二FET被串联耦合在第一电压轨与第二电压轨之间。

6.根据权利要求5所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述钟控反相器包括：

第三FET，包括耦合到所述第二节点的栅极；

第四FET，包括用以接收所述互补时钟的栅极；

第五FET，包括用以接收所述非互补时钟的栅极；以及

第六FET，包括耦合到所述第二节点的栅极，其中所述第三FET和所述第四FET被串联耦合在所述第一电压轨与所述第一节点之间，并且所述第五FET和所述第六FET被串联耦合在所述第一节点与所述第二电压轨之间。

7.根据权利要求6所述的装置，其中所述第三FET、所述第四FET、所述第五FET和所述第六FET中的每个FET被配置有第一有效沟道宽长比(W/L)，并且其中所述第一FET和所述第二FET中的每个FET被配置有不同于所述第一W/L的第二有效W/L。

8.根据权利要求7所述的装置，其中所述第一有效W/L基本上是所述第二有效W/L的两倍。

9.根据权利要求6所述的装置，其中所述钟控反相器进一步包括耦合在所述第一电压轨与所述第三FET之间的第七FET，其中所述第七FET包括用以接收复位信号的栅极。

10.根据权利要求4所述的装置，其中所述主锁存器进一步包括耦合在所述第一节点与电压轨之间的场效应晶体管(FET)，其中所述FET包括用以接收复位信号的栅极。