[发明专利]用于提高芯片内SRAM PUF稳定性的电路装置及方法在审
申请号: | 202111075324.8 | 申请日: | 2021-09-14 |
公开(公告)号: | CN113889156A | 公开(公告)日: | 2022-01-04 |
发明(设计)人: | 刘徐港;肖继银;李宏杰;徐芳 | 申请(专利权)人: | 武汉瑞纳捷半导体有限公司 |
主分类号: | G11C5/14 | 分类号: | G11C5/14;G11C29/42;G06F21/71;H04L9/32 |
代理公司: | 武汉蓝宝石专利代理事务所(特殊普通合伙) 42242 | 代理人: | 赵红万 |
地址: | 430000 湖北省武汉市东湖新技*** | 国省代码: | 湖北;42 |
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摘要: | |||
搜索关键词: | 用于 提高 芯片 sram puf 稳定性 电路 装置 方法 | ||
本发明提供一种用于提高芯片内SRAM PUF稳定性的电路装置及方法,电路装置包括多个并列连接的PMOS管,所有PMOS管的栅极均连接芯片内部逻辑控制信号Vg,所有PMOS管的源极均连接芯片内SRAM阵列供电电源输入端,所有PMOS管的漏极均连接芯片内部供电电源。本发明利用PMOS管阵列为芯片内SRAM阵列供电,且提出对应的控制开启和关闭的方式,保证每次SRAM上电时,SRAM供电电源快速从0V上升到正常工作电压,缩短SRAM供电电源在CMOS电路易受干扰的电压段(300~500mV)停留时间,提高芯片内部SRAMPUF稳定性。
技术领域
本发明涉及半导体技术领域,更具体地,涉及一种用于提高芯片内SRAM PUF稳定性的电路装置及方法。
背景技术
物理不可克隆函数(PUF)常用在加解密领域,解决密钥在生成、使用、存储、销毁过程中的安全问题。SRAM PUF使用SRAM的上电初值作为PUF的物理响应。
因为每次SRAM上电时其上电初值有差异,SRAM PUF需要用到纠错码,其有2个步骤:注册阶段和重建阶段。在注册阶段,读取一次SRAM上电初值(V1)作为物理响应,同步生成帮助数据并存储在非易失性存储器中。在重建阶段,读取出SRAM上电初值,和存放在非易失性存储器中的帮助数据,调用SRAM PUF重量级的纠错码,恢复出SRAM上电初值V2,当V2=V1时,SRAM PUF提取成功,当V2不等于V1时,SRAM PUF失效。提高SRAM PUF物理响应值的稳定性,可以提高SRAM PUF的稳定性。
目前采用重量级的纠错码,在纠错的过程中,计算量非常大,物理实现开销也非常大,带来较高的芯片生产成本。
发明内容
本发明针对现有技术中存在的技术问题,提供一种轻量级的用于提高芯片内SRAMPUF稳定性的电路装置及方法。
根据本发明的第一方面,提供了一种用于提高芯片内SRAM PUF稳定性的电路装置,包括多个并列连接的PMOS管,所有PMOS管的栅极均连接芯片内部逻辑控制信号Vg,所有PMOS管的源极均连接芯片内SRAM阵列供电电源输入,所有PMOS管的漏极均连接芯片内部供电电源;当需要获取SRAM芯片上电初值时,控制Vg=0,开启所有PMOS管的电源开关,使所有PMOS管处于导通状态,读出SRAM阵列上电初值,读取后,控制Vg=VDD,关断所有PMOS管的电源开关,使所有PMOS管处于截止状态。
在上述技术方案的基础上,本发明还可以作出如下改进。
可选的,根据SRAM芯片供电电流的需求,确定PMOS管的数量。
根据本发明的第二方面,提供一种提高芯片内SRAM PUF稳定性的方法,包括:所述SRAM芯片包括多个SRAM单元,所述方法包括:在注册阶段,读取N个预设数量的SRAM单元的上电初值,将多个上电初值相加,得到sum0;基于sum0,生成对应的帮助数据Mask0和AddOp0,将Mask0和AddOp0存放在芯片内部非易失性存储器中。其中,Mask0为sum0是否有效的标志位,AddOp0为操作指示标识;在重建阶段,读取预设数量SRAM单元的上电初值,将多个上电初值相加,得到sum1;基于sum1和帮助数据Mask0和AddOp0,生成第二物理响应值。
可选的,根据芯片中SRAM单元的数量和所有SRAM单元的分布确定读取上电初值的SRAM单元的预设数量N,预设数量N的选取需要满足如下条件:N为奇数,记录N个SRAM单元的上电初值sum,sum值等于N、N-2、0、2的概率相同。
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