[发明专利]一种接触孔刻蚀关键尺寸的方法和半导体器件在审
申请号: | 202110848229.0 | 申请日: | 2021-07-27 |
公开(公告)号: | CN113644024A | 公开(公告)日: | 2021-11-12 |
发明(设计)人: | 李镇全;陈颖儒;刘立尧;胡展源 | 申请(专利权)人: | 上海华力集成电路制造有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L23/528 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 戴广志 |
地址: | 201203 上海市浦*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 一种 接触 刻蚀 关键 尺寸 方法 半导体器件 | ||
本发明实施例提出了一种接触孔刻蚀关键尺寸的方法和半导体器件,通过提供一包含有源区的半导体衬底,在有源区上形成多晶硅栅,多晶硅栅包括多晶硅、多晶硅栅掩模层和第一侧墙,在多晶硅栅表面形成硬质掩膜层,然后在硬质掩膜层表面回添氧化硅介质层,对氧化硅介质层进行化学机械研磨,以刻蚀工艺选定无选择性刻蚀方式进行回蚀,并去除多晶硅栅,沉积金属栅,并对金属栅进行化学机械研磨,对金属栅间的氧化硅介电层进行回蚀,沉积第二侧墙并对第二侧墙进行部分刻蚀,使得即使刻蚀工艺发生变化,也不会影响到关键尺寸大小,有效控制了关键尺寸的一致性,实现了自对准的工艺流程设计,增大了工艺窗口。
技术领域
本发明涉及半导体集成电路制造技术领域,具体涉及一种接触孔刻蚀关键尺寸的方法和半导体器件。
背景技术
在半导体集成电路制造中,特别是在现有的先进逻辑芯片工艺中,随着接触孔刻蚀(contact etch,简称CT etch)工艺变化,关键尺寸(Critical dimension,CD)的大小也会跟着发生变化,如图1所示,图1是接触孔刻蚀关键尺寸预期与实际对比的示意图,其中,图中11为预期正常情况下的关键尺寸大小,12为实际上的关键尺寸大小,显然,随着刻蚀工艺变化,关键尺寸变得比预期设定要大,而这会导致栅与栅间的电容值变化,会影响组件特性。
发明内容
有鉴于此,本发明提出了一种接触孔刻蚀关键尺寸的方法和半导体器件,以解决随着接触孔刻蚀工艺变化,关键尺寸也会发生变化的问题。
本发明提出一种接触孔刻蚀关键尺寸的方法,所述方法包括:
提供一半导体衬底,所述半导体衬底包括浅沟槽隔离区和有源区;
在所述有源区上形成多晶硅栅,然后进行组件增强工艺,其中,所述多晶硅栅包括多晶硅、位于所述多晶硅上的多晶硅栅掩模层和第一侧墙;
在所述多晶硅栅表面形成硬质掩膜层,然后在所述硬质掩膜层表面回添氧化硅介质层;
对所述氧化硅介质层进行化学机械研磨,并停止于所述硬质掩膜层;
以刻蚀工艺选定无选择性刻蚀方式进行回蚀,并去除所述多晶硅栅;
沉积金属栅,并对所述金属栅进行化学机械研磨;
对所述金属栅间的所述氧化硅介质层进行回蚀;
在经过回蚀的所述氧化硅介电层上沉积第二侧墙;
对所述第二侧墙进行部分刻蚀,使得所述第二侧墙与所述金属栅高度相同;
再次回填氧化硅介电层,并高于所述金属栅的顶部;
形成接触孔。
优选地,所述进行组件增强工艺包括pFET/nFET组件的电性增强工艺。
优选地,回填的所述氧化硅介电层高过所述多晶硅栅。
优选地,所述硬质掩模层为研磨所述氧化硅介电层的停止层。
优选地,所述无选择性刻蚀方式为对所述硬质掩模层、所述氧化硅介电层及所述多晶硅栅掩模层三层之间的无选择性。
优选地,所述无选择性蚀刻方式为干法无选择性蚀刻方式。
优选地,回蚀所述氧化硅介电层的高度不超过所述金属栅高度的一半。
优选地,回蚀所述氧化硅介电层的方式为干刻蚀或者湿法刻蚀方式。
优选地,所述第二侧墙相对于接触孔刻蚀的介电质有较低的刻蚀选择比。
优选地,所述方法还包括在所述接触孔中填充金属,以形成接触插塞。
本发明提出一种半导体器件,所述半导体器件包括:
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H01L 半导体器件;其他类目中不包括的电固体器件
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