[发明专利]一种基于全自旋逻辑的物理不可克隆函数硬件电路及实现方法

权利要求书

1.一种基于全自旋逻辑的物理不可克隆函数硬件电路，其特征在于：包括STT-mCell单元库和全自旋电路；

利用STT-mCell的VerilogA文件，制作STT-mCell标准单元库，所述STT-mCell标准单元库包括：反相器、缓冲器、与非门、异或门、多路选择器、D触发器，基于所述STT-mCell标准单元构建全自旋电路；所述反相器、缓冲器、与非门、异或门称为逻辑门；

所述全自旋电路包括：线性反馈移位寄存器、扫描触发器、绝对值电路与敏感放大器、基于扫描触发器的自动回写电路、掩码电路和STT-mCell非易失性内存；

所述线性反馈移位寄存器，用来生成物理不可克隆函数硬件电路即PUF电路的内部挑战向量；给定PUF电路输入端一个外部种子，并行输出的比特串作为所述扫描触发器的输入向量，该向量为PUF电路的内部挑战向量；

所述扫描触发器，经过时钟上升沿触发，扫描触发器接收的内部挑战向量同时传递到位于其后端的逻辑门，即被测试逻辑门的输入端，实现挑战向量的同步输出，同时，扫描触发器串行连接形成扫描链结构，用于响应比特移位操作；

所述绝对值电路与敏感放大器，对被测试逻辑门输出的正负电流值取绝对值，并记为绝对电流值；将该绝对电流值输入到敏感放大器中，与标准电流值进行比较，输出‘0’/‘1’响应比特位；

所述基于扫描触发器的自动回写电路，在热波动外界环境干扰下，在每两级扫描触发器中间加一个由STT-mCell开关，同时在扫描触发器后面逻辑门的输出端加一条回写路径，回写至每两级中的第一级扫描触发器输入端SI；所述自动回写电路时，测试使能端置‘1’，扫描触发器经时钟上升沿触发后，缓冲器的输出电流值回写至扫描触发器的扫描输入端，即SI端，通过时钟控制，实现响应比特位在某一时刻的准确输出；

掩码电路，包含多路选择器，计数器和异或门，用于提升响应比特串的独特性；多路选择器用于选择响应比特串中的比特‘1’，统计‘1’个数将其转换成二进制掩码；异或门按位实现原始响应比特与二进制掩码的异或操作，生成最终改进后的认证密钥；

STT-mCell非易失性内存，存储每块PUF电路的二进制掩码，启动掩码电路时，掩码电路生成的二进制掩码通过移位寄存器串行输出用于异或操作。

2.一种基于全自旋逻辑的物理不可克隆函数硬件电路实现方法，其特征在于：包括下列步骤：

(1)根据线性反馈移位寄存器的初始输入向量，输出端口的数量以及PUF电路中被测试逻辑门的数量，构建线性反馈移位寄存器的多项式表达式，设计线性反馈移位寄存器电路结构；

(2)测试缓冲器的输出电流随时间变化的情况，为被测试逻辑门设计统一的写入时间，即访问延迟，与被测试逻辑门在相同写入时间内输出的电流值相比较，衡量PUF电路的内部工艺偏差；

(3)线性反馈移位寄存器产生的输出向量作为PUF电路的内部挑战向量，将挑战值送至扫描触发器输入端，扫描触发器经时钟上升沿触发后，挑战值在同一时刻传递到扫描触发器后面逻辑门的输入端；

(4)在固定的写入时间结束时，启动基于扫描触发器的自动回写电路，通过添加的回写路径，扫描触发器后面逻辑门的输出的电流值回写至扫描触发器内部；

(5)在扫描链的时钟控制下，经过绝对值电路、敏感放大器，输出包含不同‘0’/‘1’响应比特位的比特串，此时扫描链当作移位寄存器，回写的PUF电路响应值在扫描触发器时钟的控制下逐位移出；

(6)将步骤(5)生成的比特串输入到掩码电路，掩码电路生成一串二进制掩码存储到STT-mCell非易失性内存中；

(7)向PUF电路施加一个新的挑战向量，重复上述步骤(1)-(5)，生成一个原始响应比特串，通过扫描触发器按位移出，与步骤(6)存储在STT-mCell非易失性内存中的掩码进行异或操作，生成最终改进后的认证密钥。

3.根据权利要求2所述的一种基于全自旋逻辑的物理不可克隆函数硬件电路实现方法，其特征在于：所述步骤(4)中的回写电路工作过程为：连接两级扫描触发器之间的开关断路，扫描触发器经第二次时钟上升沿出发后，PUF电路响应值通过回写电路同时回写到扫描触发器内部。

4.根据权利要求2所述的一种基于全自旋逻辑的物理不可克隆函数硬件电路实现方法，其特征在于：所述步骤(5)中的输出不同响应比特位的过程为：每个被测试逻辑门由相同的时钟控制，以同步读取操作，将在固定写入延迟时间内输出的电流值与阈值比较，大于阈值则输出逻辑值‘1’，反之输出逻辑值‘0’；基于每个逻辑门不同的工艺偏差，这些响应值门同时产生一系列‘0’/‘1’混合的响应比特串。