[实用新型]功率半导体器件

说明书

公开了一种功率半导体器件，功率半导体器件的栅极导体分别位于沟槽上部的两侧，屏蔽导体位于栅极导体的下方区域，源极电极通过位于栅极导体之间的第二接触孔与屏蔽导体电连接，多个第二接触孔沿沟槽长度方向间隔设置，减小了屏蔽导体的寄生电阻，使得寄生电阻下降几十倍。

技术领域

本实用新型涉及半导体制造技术领域，特别涉及一种功率半导体器件。

背景技术

功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS(Verticaldouble-diffused metal oxide semiconductor，垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS(Laterally diffused metal oxide semiconductor，横向扩散金属氧化物半导体)场效应晶体管以及IGBT(Insulated gate bipolar transistor，绝缘栅双极型晶体管)等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动。

在功率半导体器件的高频运用中，更低的导通损耗和开关损耗是评价器件性能的重要指标。在VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOS场效应晶体管，其中，在沟槽中形成栅极导体，在沟槽侧壁上形成栅极电介质以隔开栅极导体和半导体层，从而沿着沟槽侧壁的方向在半导体层中形成沟道。沟槽(Trench)工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小。在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率半导体器件中。

然而，随着单元密度的提高，极间电阻会加大，开关损耗相应增大，栅漏电容Cgd直接关系到器件的开关特性。为了减小栅漏电容Cgd，进一步发展了分裂栅沟槽(Split GateTrench，缩写为SGT)型功率半导体器件，其中，栅极导体延伸到漂移区，同时栅极导体与漏极之间采用厚氧化物隔开，从而减少了栅漏电容Cgd，提高了开关速度，降低了开关损耗。与此同时，在栅极导体下方的屏蔽导体和与源极电极连接一起，共同接地，从而引入了电荷平衡效果，在功率半导体器件的垂直方向有了降低表面电场(Reduced Surface Field，缩写为RESURF)效应，进一步减少导通电阻Rdson，从而降低导通损耗。

图1示出现有技术中功率半导体器件的截面图。如图1所示，所述功率半导体器件包括半导体衬底101、位于所述半导体衬底101上的半导体层102和位于所述半导体层102中的沟槽103，其中，所述沟槽103包括位于沟槽下部侧壁上的屏蔽介质层104、位于沟槽下部的屏蔽导体105、位于沟槽上部的栅极导体106、位于沟槽上部侧壁上的栅介质层107以及位于所述屏蔽导体105和所述栅极导体106之间的隔离层108。所述功率半导体器件还包括位于半导体层102中邻近沟槽上部的体区109、位于体区109中的源区110、在体区109中进行浓度掺杂形成所述体区109的接触区111、覆盖所述半导体层102的覆盖介质层112、以及与所述接触区111连接的源极电极121。沟槽103通过体区109终止在漂移区中，漂移区指的是半导体衬底101和体区109之间的半导体层102。屏蔽导体105通过屏蔽介质层104和半导体层102隔开，栅极导体106通过栅介质层107与半导体层102隔开。屏蔽导体105和栅极导体106通过隔离层108隔开。屏蔽导体105通过屏蔽介质层104和漂移区构成电荷耦合结构，当功率器件关断时，漂移区施加高电压，屏蔽导体施加低电压，在屏蔽介质层104的表面耦合出空穴，耗尽漂移区，承受高电压。通过提高承受的电压，可以增加了漂移区的浓度，降低导通电阻。