[发明专利]晶圆级芯片尺寸封装结构及其制造方法

说明书

本发明提供一种晶圆级芯片尺寸封装结构及其制造方法，晶圆级芯片尺寸封装结构包括第一芯片、重布线路层、多个球底金属层、多个导电柱、第二芯片、封装胶体以及多个连接部。重布线路层位于第一芯片上且电性连接至其焊垫。球底金属层位于重布线路层上。导电柱位于一部分的球底金属层上。第二芯片位于另一部分的球底金属层上。第二芯片具有面向所述多个球底金属层的有源面。导电柱围绕第二芯片。封装胶体至少包封第二芯片与导电柱的部分侧壁。封装胶体的顶面低于导电柱的顶面。连接部位于导电柱上且通过导电柱以及球底金属层与重布线路层电性连接。连接部延伸至封装胶体的顶面。

技术领域

本发明涉及一种封装结构及其制造方法，尤其涉及一种晶圆级芯片尺寸封装结构及其制造方法。

背景技术

晶圆级封装技术(Wafer Level Packaging)是在整片晶圆上执行芯片尺寸的封装技术，也就是在晶圆阶段就完成了大部分的封装工作，因此，晶圆级芯片尺寸封装可以缩小封装体尺寸，并且在工艺及材料成本上也相当具有优势。

一般而言，会有诸多因素影响晶圆级芯片尺寸封装的可靠度。举例而言，若位于晶圆上的构件具有接合强度不佳或于工艺中损坏等情况，都会对晶圆级芯片尺寸封装产生不良影响，进而降低晶圆级芯片尺寸封装的可靠度。因此，如何减少会对晶圆级芯片尺寸封装产生不良影响的情况发生，进而可以提升晶圆级芯片尺寸封装的可靠度，已成为本领域研究人员的一大挑战。

发明内容

本发明是针对一种晶圆级芯片尺寸封装结构及其制造方法，其可以减少会对晶圆级芯片尺寸封装结构产生不良影响的情况发生，进而可以提升晶圆级芯片尺寸封装结构的可靠度。

根据本发明的实施例，一种晶圆级芯片尺寸封装结构，包括第一芯片、重布线路层、多个球底金属层、多个导电柱、第二芯片、封装胶体以及多个连接部。第一芯片具有多个焊垫。重布线路层位于第一芯片上且电性连接至焊垫。球底金属层位于重布线路层上。导电柱位于一部分的球底金属层上。第二芯片位于另一部分的球底金属层上，且第二芯片具有面向球底金属层的有源面。导电柱围绕第二芯片。封装胶体至少包封第二芯片与导电柱的部分侧壁。封装胶体的顶面低于所述多个导电柱的顶面。连接部位于导电柱上。连接部通过导电柱以及球底金属层与重布线路层电性连接且连接部延伸至封装胶体的顶面。

根据本发明的实施例，一种晶圆级芯片尺寸封装结构的制造方法，包括提供晶圆。晶圆包括多个第一芯片,且每一第一芯片具有多个焊垫。形成重布线路层于晶圆上且电性连接至多个焊垫。形成多个球底金属层于重布线路层上。形成多个导电柱于多个球底金属层上，其中两相邻的多个导电柱具有一开口。配置第二芯片于开口中，其中第二芯片具有面向多个球底金属层的有源面且电性连接至多个球底金属层。形成封装胶体以至少包封第二芯片与多个导电柱的部分侧壁。形成多个连接部于导电柱上。连接部通过导电柱以及球底金属层与重布线路层电性连接。

基于上述，本发明通过球底金属层与封装胶体的配置可以减少会对晶圆级芯片尺寸封装结构产生不良影响的情况(如位于晶圆上的第二芯片以及导电柱具有接合强度不佳或第二芯片于工艺中损坏)发生，进而可以提升晶圆级芯片尺寸封装结构的可靠度。另一方面，由于连接部可以延伸至封装胶体的顶面，因此，连接部可以具有较佳的接合强度，以进一步提升晶圆级芯片尺寸封装结构的可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图6A与图1B至图6B分别是依照本发明的一实施例的晶圆级芯片尺寸封装结构在不同阶段的制造过程中的部分顶视图与部分剖视图。在这些图中，会先呈现一部分顶视图，其后将呈现沿部分顶视图中的线A-A’的部分剖视图。举例来说，图1A是晶圆级芯片尺寸封装结构在一个阶段的制造过程中的部分顶视图。图1B是沿图1A中的线A-A’的部分剖视图。

图6C至图6D是接续图6B的部分剖视图。

图7A至图7D是图3B至图4B的形成方法的部分剖视图。