[发明专利]具有提高的阻抗连续性的封装接口

说明书

本文公开了具有提高的阻抗连续性的封装接口。一种封装集成电路的说明性实施例包括：集成电路芯片，具有SerDes信号板；以及封装基板，具有芯通孔和将SerDes信号板连接到外部触点的微通孔的布置，该外部触点用于到PCB迹线的焊料球连接。该芯通孔具有第一寄生电容，该焊料球连接与第二寄生电容相关联，并且微通孔的布置提供了提高连接阻抗匹配的pi网络电感。一种说明性方法实施例，包括：获取PCB迹线的期望的阻抗；确定芯通孔和到PCB迹线的焊料球连接的寄生电容；最小化芯通孔电容；计算提高与PCB迹线的阻抗匹配的pi网络电感；以及调整芯通孔和焊料球连接之间的微通孔布置以提供pi网络电感。

背景技术

数字通信通过中间通信介质或“通道”(例如，光纤、绝缘线、印刷电路板(“PCB”)迹线)发生在发送设备与接收设备之间。每个发送设备通常以固定的码元速率传输码元，同时每个接收设备检测从其重建所传输的数据的(可能损坏的)码元序列。许多数字通信链路仅使用一位每码元，但高阶信号星座图是已知的并且经常被使用。在4-电平脉冲幅度调制(“PAM4”)中，每个码元区间可以承载被标注为-3、-1、+1和+3的四个码元中的任何一个。

信道非理想性产生分散，这可能导致每个码元干扰其相邻码元，这一结果称为码元间干扰(“ISI”)。ISI可以使接收设备难以确定在每个区间中发送了哪些码元，特别是当此类ISI与加性噪声相组合时。随着码元速率的不断提高，信道分散和ISI的影响变得越来越严重。为了对抗噪声和ISI，传输设备和接收设备可以采用各种均衡技术，包括线性均衡器和判决反馈均衡器。

串行器/解串器(“SerDes”)块是在(低速率)并行码元流和(高速率)串行码元流之间转换的功能模块。集成电路通常包含SerDes块，以减少通信所需的物理输入/输出(“I/O”)引脚和/或外部信号线路的数量。SerDes块通常被设计为以尽可能高的码元速率操作以最大化其效益，因此它们是最得益于高效设计技术的使用的模块。

随着单个通道(lane)数据速率向56Gbps及更高速率移动，任何阻抗失配都会加剧信号衰减和ISI。封装集成电路芯片和印刷电路板迹线之间的连接是阻抗失配的常见原因，因此寻求有效的设计解决方案。

发明内容

因此，本文公开了封装集成电路接口设计和相关联的方法，用于有效地提高高带宽信号连接的阻抗连续性。一种封装集成电路的说明性实施例包括：具有SerDes信号焊盘的集成电路芯片；以及封装基板，具有芯通孔和将SerDes信号焊盘连接到外部触点的微通孔的布置，该外部触点用于到PCB迹线的焊料球连接。芯通孔具有第一寄生电容，焊料球连接与第二寄生电容相关联，并且微通孔的布置提供pi网络电感，该pi网络电感与第一和第二寄生电容一起产生与PCB迹线的期望的阻抗相匹配的连接阻抗。

公开了一种用于提供从集成电路信号焊盘到印刷电路板迹线的连接的方法的说明性实施例。该方法包括：获取PCB迹线的期望的阻抗；确定芯通孔的第一寄生电容；估计封装基板焊盘和PCB迹线之间的焊料球连接的第二寄生电容；在一个或多个设计约束下最小化第一寄生电容；计算和第一寄生电容和第二寄生电容一起与PCB迹线的期望的阻抗相匹配的pi网络电感；以及调整芯通孔和焊料球连接之间的微通孔布置以提供pi网络电感。

一种说明性软件实施例包括非瞬态信息存储介质，该非瞬态信息存储介质配置一个或多个处理器以实现上述方法。

上述实施例中的每个可以被单独地采用或组合地采用，并且可以进一步使用以下可选特征中的任意一个或多个以任何合适的组合来实现。1.IC焊盘是SerDes发射器输出，SerDes发射器提供具有大于10GHz的码元速率的信号。2.期望的阻抗是频率的函数。3.所述阻抗匹配发生在码元速率的一半处。4.微通孔布置包括至少两个微通孔，并且所述调整包括增大至少两个微通孔之间的偏移。5.所述调整包括使连接偏移微通孔的迹线长度大于偏移距离。6.所述调整包括使第一微通孔从第二微通孔在第一方向上偏移，并且使第三微通孔从第二微通孔在垂直于第一方向的方向上偏移。

附图说明

图1是说明性IC封装接口的横截面。