[发明专利]一种低栅电荷的功率MOS器件及其制造方法

说明书

本发明提供一种低栅电荷的功率MOS器件及其制造方法，M型栅极结构降低控制栅与分离栅电极之间的交叠面积，引入低k材料可降低隔离介质的介电常数，二者相结合可使器件寄生电容Cgs极大降低，提高器件开关速度，降低开关损耗。本发明包括衬底，衬底上表面有外延层，外延层中有控制栅槽，控制栅槽中包含栅电极、分离栅电极。栅电极为M型，位于控制栅槽的上半部分，且位于分离栅电极的上方，栅电极和分离栅电极通过低介电常数材料隔开，栅电极通过栅介质与外延层中的阱区隔开，分离栅电极位于控制栅槽的下半部分，且通过槽内介质与外延层隔开，该介质层也可为低介电常数材料。阱区内包含阱区电极，阱区上部为源区，源区与阱区电极通过金属相连并引出电极。

技术领域

本发明属于半导体技术领域，具体涉及一种低栅电荷的功率MOS器件及其制造方法。

背景技术

功率管理系统要求功率半导体器件具有低的导通电阻和寄生电容，以降低器件导通损耗和开关损耗。功率VDMOS因栅驱动功耗低，开关速度快，容易并联等特点被广泛应用于功率管理系统中。B.J.Baliga在U.S.Patent No.5,998,833中提出了分离栅深槽MOS器件结构。该结构利用分离栅电极屏蔽控制栅电极与外延层之间的电容耦合作用来减小栅漏寄生电容Cgd。此分离栅功率MOS器件结构的出现，既降低了阶梯氧化层(RSO)MOS器件中栅场板与外延层交叠引入的Cgd，又保留了栅场板对外延层的辅助耗尽作用。因此分离栅深槽MOS器件具有更低的栅电荷Qg，同时导通电阻Ron不退化，有利于功率管理系统开关特性和工作效率的提高。然而，分离栅深槽MOS器件中与源极连接的分离栅电极在降低器件Cgd的同时，也额外引入了栅极与分离栅电极之间的寄生电容Cgs，以及分离栅电极与漏极之间的寄生电容Cds，这使分离栅深槽MOS器件的输入电容Ciss(Ciss＝Cgs+Cgd)以及输出电容Coss(Coss＝Cds+Cgd)增大，一定程度地抵消了分离栅深槽MOS器件降低Cgd的优势。

因此，为了部分解决上述问题，有必要降低传统分离栅功率MOS器件中分离栅电极引入的寄生电容Cgs，本发明的实施例就是在这种背景下出现的。

发明内容

本发明提供一种低栅电荷的功率MOS器件及其制造方法，M型栅极结构降低控制栅与分离栅电极之间的交叠面积，低k介质的引入降低了隔离介质的介电常数，二者相结合可使器件寄生Cgs极大降低，利于器件开关速度的提高和开关损耗的降低。同时，在器件漂移区中引入N/P条，可以降低器件Ron。采用阶梯状的分离栅电极，还可以使器件漂移区电场分布更均匀，实现击穿电压BV的改善。

为实现上述发明目的，本发明技术方案如下：

一种低栅电荷的功率MOS器件，包括衬底10，衬底10上表面有外延层11，外延层11中有控制栅槽12，控制栅槽12中包含控制栅电极15、分离栅电极14，控制栅电极15位于控制栅槽12的上半部分且位于分离栅电极14的上方，控制栅电极15为M型，M型包含左右两侧的垂直段以及连接在两个垂直段中间的一个圆弧段，垂直段与栅介质100接触，栅电极15和分离栅电极14通过槽内介质13隔开，控制栅电极15通过栅介质100与外延层11中的阱区16隔开；分离栅电极14位于控制栅槽12的下半部分，分离栅电极14通过槽内介质13与外延层11隔开，阱区16内包含阱区电极17，阱区16上部为源区18，源区18与阱区电极17通过金属相连并引出电极。

作为优选方式，通过低介电常数材料131将控制栅电极15和分离栅电极14隔开。

作为优选方式，控制栅槽下半部分介质材料使用低介电常数材料131。

作为优选方式，低介电常数材料的介电常数低于3.9。

作为优选方式，器件漂移区中设置交替分布的N条和P条。

作为优选方式，器件分离栅电极14为阶梯型。