[发明专利]功率MOS器件及工艺方法

说明书

本发明公开了一种功率MOS器件，在外延层中包含有MOS器件的源区、漏区以及体注入区，外延层表面包含有由栅氧化层和多晶硅栅极组成的栅极结构，体注入区中还包含有重掺杂区用于将体注入区进行接触引出，所述MOS器件的源区中，还包含有氩离子注入形成的缺陷层。氩离子注入形成的缺陷层能降低MOS器件中寄生三极管的发射极的发射效率，进而进一步降低MOS器件寄生三极管开启风险，最终实现MOSFET的UIS能力及器件可靠性进一步提升。本发明还公开了所述MOS器件的工艺方法，仅在源区形成之后增加一步氩离子注入，工艺简单易于实施。

技术领域

本发明涉及半导体器件的设计及制造领域，特别是指一种功率MOS器件，本发明还涉及所述功率MOS器件结构的工艺方法。

背景技术

电力电子技术是国家经济发展的关键技术，而功率半导体元件是电力电子里最常见的电子元器件，是工业设备、供电系统、电动汽车、消费电子设备等设备能源转换效率的核心控制单元，其重要性不言而喻。其中MOSFET 器件作为电压控制型多子器件，由于其输入阻抗高和驱动功率低，安全工作区（SOA）宽等优点，因而受到广泛应用。

常见的MOS器件的结构如图1所示，在衬底1上形成有外延层2，以N型MOS器件来说，重掺杂的N型源区6位于P型的体区5中，其中8为重掺杂的P型区，与金属接触将体区引出，3是栅氧化层，4是由多晶硅材料刻蚀后形成的多晶硅栅极，9是硼磷硅玻璃。

从 2000 年开始，MOSFET的雪崩耐量（UIS）能力成为研究热门。MOSFET的雪崩特性是指在外加电压大于击穿电压时MOSFET也不会遭到破坏的最大漏源间的能量。对MOS器件UIS的深入研究有助于对MOS器件的雪崩耐量的了解和产品可靠性的提升。

根据研究显示，目前MOSFET的UIS失效基本可分为两类：一类是能量相关的失效，也就是热损坏，就是功率MOS在功率脉冲的作用下，由于功耗增加导致结温升高，结温升高到硅片特性允许的临界值，失效将发生。另一类寄生三极管导通损坏，在MOS器件内部，有一个寄生的三极管，如图1所示，图中重掺杂的N型源区6、P型的体区5以及N型衬底1之间构成了一个寄生的NPN三极管，重掺杂的N型源区6为这个寄生三极管的发射极。通常寄生三极管的击穿电压通常低于MOS的电压。当漏源的反向电流开始流过P型体区5后，P型体区的等效电阻Rp、N型源区6与金属的接触电阻Rc产生压降，Rp和Rc的压降等于该寄生三极管的VBEon（基-射极开启电压）。由于局部单元的不一致，那些弱的单元，由于基极电流IB增加和三极管的放大作用，过大的雪崩电流引起的MOSFET中寄生三极管的开启，此时，栅极的电压不再能够关断功率MOS，实现电流自放大导致的失效，从而导致失控发生。

目前一般的对功率MOS器件的UIS能力的加固方法主要通过以下三种方式：一是减小Pbody区寄生电阻降低寄生三极管的开启风险，二是改变雪崩电流流通路径降低寄生三极管的开启风险，三是增强器件的散热能力。目前功率MOS的UIS能力以及器件的可靠性仍有进一步提升的空间。

发明内容

本发明所要解决的技术问题是提供一种MOS器件，优化其UIS能力。

本发明所要解决的另一技术问题在于提供所述MOS器件的工艺方法。

为解决上述问题，本发明所述的MOS器件，在具有第二导电类型的衬底上具有第二导电类型的外延层，在所述外延层中，包含有两个具有第一导电类型掺杂的第一掺杂区，所述两个第一掺杂区位于外延层表层，两者之间以第二导电类型的外延层隔离。

所述第一导电类型的第一掺杂区中，还包含有第二导电类型的第二掺杂区，所述第二掺杂区分别位于两个第一掺杂区中。

所述两个第一掺杂区之间的外延表面具有栅氧化层，所述栅氧化层上还覆盖有所述MOS器件的多晶硅栅极。