[发明专利]功率MOS器件及工艺方法在审

专利信息
申请号: 202010213223.1 申请日: 2020-03-24
公开(公告)号: CN113451404A 公开(公告)日: 2021-09-28
发明(设计)人: 曹功勋;仵嘉;张敏 申请(专利权)人: 芯合电子(上海)有限公司
主分类号: H01L29/78 分类号: H01L29/78;H01L21/336;H01L21/265
代理公司: 上海浦一知识产权代理有限公司 31211 代理人: 焦健
地址: 201206 上海市浦*** 国省代码: 上海;31
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摘要:
搜索关键词: 功率 mos 器件 工艺 方法
【权利要求书】:

1.一种功率MOS器件,在具有第二导电类型的衬底上具有第二导电类型的外延层,在所述外延层中,包含有两个具有第一导电类型掺杂的第一掺杂区,所述两个第一掺杂区位于外延层表层,两者之间以第二导电类型的外延层隔离;

所述第一导电类型的第一掺杂区中,还包含有第二导电类型的第二掺杂区,所述第二掺杂区分别位于两个第一掺杂区中;

所述两个第一掺杂区之间的外延表面具有栅氧化层,所述栅氧化层上还覆盖有所述MOS器件的多晶硅栅极;所述栅氧化层与多晶硅栅极一起形成MOS器件的栅极结构,在外加电压下使位于栅极结构下方的沟道区反型从而使源漏区之间导通;

其特征在于:

所述第二导电类型的第二掺杂区中,还具有氩离子注入层,所述氩离子注入层为位于第二掺杂区中间的一水平薄层,其与第二掺杂区沟道区一侧的边界并不接触。

2.如权利要求1所述的功率MOS器件,其特征在于:所述的第二导电类型的第二掺杂区为所述MOS器件的源区;所述第一导电类型的第一掺杂区中还具有第一导电类型的重掺杂区,作为第一掺杂区的引出区;所述第二导电类型的外延层表面还具有正面金属,所述正面金属通过接触孔与重掺杂区接触并引出电极。

3.如权利要求1所述的功率MOS器件,其特征在于:所述的多晶硅栅极之上以及第二掺杂区上方还覆盖有硼磷硅玻璃;所述衬底背面还具有背面金属,所述背面金属与MOS的漏极连接。

4.如权利要求1~3任一项所述的功率MOS器件,其特征在于:所述的第一导电类型为P型,第二导电类型为N型;或者是,所述第一导电类型为N型,第二导电类型为P型。

5.制造如权利要求1所述的功率MOS器件的工艺方法,其特征在于:包含如下的步骤:

步骤一,提供一具有第二导电类型的半导体衬底,在所述半导体衬底上淀积形成一具有第二导电类型的外延层;

步骤二,在外延层表面形成栅氧化层,以及形成一层多晶硅层,通过对所述多晶硅层及栅氧化层进行刻蚀形成所述MOS器件的栅极结构;然后通过离子注入形成第一导电类型的第一掺杂区;

步骤三,以多晶硅栅极作遮蔽,进行源区的第二导电类型的掺杂离子自对准注入,然后进行热退火激活;

步骤四,进行氩离子注入,在源区中采用氩离子注入形成缺陷层;然后进行退火工艺;

步骤五,进行正面工艺,包括在第一掺杂区中进行离子注入形成重掺杂区,形成硼磷硅玻璃层,以及淀积并刻蚀形成正面金属层;

步骤六,进行背面工艺,在所述半导体衬底的背面淀积金属,形成背面金属层,形成背面电极。

6.如权利要求5所述的功率MOS器件的工艺方法,其特征在于:所述步骤一中,所述外延层的厚度及掺杂浓度由MOS器件的耐压需求而定,击穿电压越高,外延层的电阻率越低;击穿电压越高,外延层厚度越厚;所述重掺杂的半导体衬底的电阻率为1~2 mΩ*cm,半导体衬底的厚度应尽量薄。

7.如权利要求5所述的功率MOS器件的工艺方法,其特征在于:所述步骤二中,所述栅氧化层通过对外延层表面进行热氧化形成,淀积多晶硅后,涂覆光刻胶,采用掩膜版对光刻胶图案化后,对多晶硅层及栅氧化层进行刻蚀,形成栅极结构。

8.如权利要求5所述的功率MOS器件的工艺方法,其特征在于:所述步骤三中,第二导电类型的掺杂离子自对准注入的注入能量为60~200keV,注入剂量为1E15~5E15cm-2;热退火激活的温度为700~950℃,退火时间30~240min。

9.如权利要求5所述的功率MOS器件的工艺方法,其特征在于:所述步骤四中,氩离子缺陷层的注入能量为200~800 keV,注入剂量为1E13~5E14cm-2,氩离子缺陷层能降低源区的发射效率;后续所述的退火工艺为可选步骤,可选择性地在本步骤四中暂不进行退火工艺,而借用后续步骤五中的硼磷硅玻璃回流时的高温进行退火修复。

10.如权利要求5~9项任一项所述的功率MOS器件的工艺方法,其特征在于:所述的第一导电类型为P型,第二导电类型为N型;或者是,所述第一导电类型为N型,第二导电类型为P型。

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