[发明专利]一种提高3D CT TLC NAND闪存存储设备可靠性的方法在审
申请号: | 202010086332.1 | 申请日: | 2020-02-11 |
公开(公告)号: | CN111258507A | 公开(公告)日: | 2020-06-09 |
发明(设计)人: | 吴佳;李礼;陈佳;苗诗君;余云;杨冀;叶韬;刘碧贞 | 申请(专利权)人: | 上海威固信息技术股份有限公司 |
主分类号: | G06F3/06 | 分类号: | G06F3/06 |
代理公司: | 上海海贝律师事务所 31301 | 代理人: | 王文锋 |
地址: | 201702 上海市青*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 一种 提高 ct tlc nand 闪存 存储 设备 可靠性 方法 | ||
本发明公开了一种提高3D CT TLC NAND闪存存储设备可靠性的方法,是基于3D CT TLC NAND闪存存储结构的字线寿命在空间上分布的层间集中特性以及各闪存页寿命间显著的差异提出的。当闪存块中出现失效页时,区别于传统坏块管理算法将整块置坏的管理方法,本发明仅将闪存块中该失效页所在层内的闪存页标记为坏页,块中其他层的闪存页仍可继续使用,提高了存储设备存储空间的利用率及存储设备的寿命。与传统坏块管理算法相比,本发明可以有效地避免存储空间利用率低的情况,并能够显著提高3D CT TLC NAND闪存存储设备的寿命。
技术领域
本发明属于计算机存储领域,更具体地,涉及一种提高3D CT TLC NAND闪存存储设备可靠性的方法。
背景技术
NAND闪存因其相比于传统机械硬盘更优秀的性能,以及相比于DRAM更持久的存储能力和更高的存储密度,正在逐渐成为各大系统的主流存储介质。为满足市场上日益增长的存储容量需求,NAND闪存厂商按照摩尔定律的规律不断缩小半导体的特征尺寸,从而提升NAND闪存的单位密度,降低其单位价格。然而,由于技术上的复杂度,当半导体的特征尺寸缩小到一定程度(例如,30nm以下) 时,继续缩小特征尺寸存在技术难度,并且会产生高昂的费用。为突破平面NAND 闪存密度缩减的瓶颈,3D NAND闪存应运而生,它通过将NAND闪存单元在垂直方向上进行堆叠,在不需要缩小半导体特征尺寸的前提下,极大地增加了存储密度。同时,为追求有更强的可扩展性以及存储单元间更小的耦合效应,电荷陷阱 (CT,Charge Trap)成为3D NAND闪存的主流介质。随着新兴3D TLC NAND闪存技术的发展,TLC(Triple-Level Cell)也将占据主要的市场份额。
NAND闪存虽相比易失性存储介质(如:DRAM)具有更持久保存数据的能力,但其使用寿命仍是有限的。对于无法继续工作的不可靠闪存块,坏块管理算法需要将其标记为坏块,从而避免对其继续使用而造成数据的丢失,以提高存储设备的可靠性。传统坏块管理算法对于出现失效页的闪存块整块置坏,并将该闪存块中有效数据页移至其它空闲块中,导致较低的存储空间利用率并产生有较多的数据迁移开销。鉴于3D CT TLC NAND闪存存储结构的字线寿命在空间上分布具有层间集中特性且其各闪存页寿命差异较大,为解决上述问题,通过细粒度的坏块管理算法来提高存储空间利用率及存储设备寿命具有很重大的意义。
发明内容
针对现有技术的以上缺陷或改进需求,本发明提供了一种提高3D CT TLC NAND闪存存储设备可靠性的方法。当闪存块中出现失效页时,区别于传统坏块管理算法将整块置坏的管理方法,本发明仅将闪存块中该失效页所在层内的闪存页标记为坏页,块中其他层的闪存页仍可继续使用,提高了存储设备存储空间的利用率及存储设备的寿命。采用的具体技术方案如下:
一种提高3D CT TLC NAND闪存存储设备可靠性的方法,其特征在于,仅将失效闪存页所在层中其他闪存页置为失效状态并仅对其中的有效数据页进行迁移,包括以下步骤:
(1)接收读请求,在读取过程中,首先获取目标页LPN,然后在映射表中查找LPN对应的PPN并读取该PPN中的数据;
(2)采用ECC对读取的数据进行纠错,获取RBER并与ECC阈值比较;
(3)若RBER大于等于ECC阈值则转至步骤(4),若RBER小于ECC阈值则转至步骤(6);
(4)将对应PPN所在层中所有有效数据转移至空闲页中,并修改映射表中对应位置的PPN;
(5)在块状态表中将PPN所在层状态标记为失效;
(6)本次读操作完成。
进一步,在步骤(5)中所述的块状态表存储闪存块各层的状态,仅标记坏层。
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