[发明专利]一种屏蔽栅功率DMOS器件

说明书

一种屏蔽栅功率DMOS器件，属于半导体功率器件技术领域。本发明基于传统屏蔽栅DMOS器件进行改进，器件两侧的沟槽栅结构之间的漂移区顶层具有体区，在体区的顶层具有交替排列的源区和接触区，通过合理设置源区和接触区的交替排列方向并且在接触区和沟槽的侧壁之间引入重掺杂的电流引导层形成导通电阻较低的电流通道，而使源区和沟槽侧壁的介质层直接接触。这样设计能够将雪崩击穿电流固定于电流引导层中，并引导雪崩电流直接经由电流引导层从接触区流走而不经过源区下方的体区，这样就防止了寄生BJT的开启，提升了器件的UIS耐量及抗UIS失效能力。另外，由于屏蔽栅电极的横向耗尽作用，能够避免电流引导层对于器件耐压性能的负面影响。

技术领域

本发明属于功率半导体器件技术领域，具体涉及一种屏蔽栅功率DMOS器件。

背景技术

功率DMOS因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换领域起到重要作用。不断提高的系统性能要求功率DMOS在具备更低功率损耗的同时，在高电应力下也能具有更高的可靠性。为了提高DMOS的性能，浮岛单极器件和屏蔽栅(Split-gate)等新型结构被提出。浮岛单极器件通过在N^-外延层中增加P型分压岛，使得漂移区的最大电场被分成两部分，在相同的外延层掺杂浓度下，击穿电压有所提升；屏蔽栅功率DMOS则是利用其第一层多晶层作为“体内场板”来降低漂移区的电场，获得更高的击穿电压。相较于浮岛单极器件，屏蔽栅功率DMOS具有更低的导通电阻和更高的击穿电压。

非箝位感性负载下的开关过程(Unclamped Inductive Switching，UIS)通常被认为是功率DMOS在应用中所能面临的最极端的电应力情况。因此器件的抗UIS失效能力常被用于评定功率DMOS的可靠性，而UIS耐量是衡量功率DMOS的抗UIS失效能力的重要参数。寄生BJT(Bipolar Junction Transistor，双极型晶体管)的开启是引起UIS失效的重要原因之一。UIS的失效通常被认为是器件“主动”模式，这是由于在源漏间的寄生BJT在UIS雪崩时的导通，导通后流过体内的大电流将使器件迅速升温，损坏器件。如图1所示为传统N沟道屏蔽栅功率DMOS器件的结构示意图，器件的N+源区作为寄生BJT的发射区，N-漂移区构成寄生BJT的集电极区，而P-body区作为基区。当上述功率DMOS器件发生雪崩击穿时，雪崩电流经由N+源区下方的P-body区到达P+接触区，而雪崩电流流经寄生BJT的基区时，由于P-body区本身存在电阻必然会产生正向压降，当压降大于寄生BJT的正向导通压降时，寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩电流，造成器件的热烧毁。由物理级失效机制不难看出，寄生BJT的导通为热击穿创造了条件，因此，业内通常希望改善器件内部结构来抑制寄生BJT的导通。

目前业内用以提高屏蔽栅功率DMOS器件的抗UIS失效能力的方式与普通功率DMOS器件的方式类似，主要是通过减小寄生BJT的基区电阻来抑制其开启。然而，这种方法并不能杜绝寄生BJT的开启，也就无法避免雪崩击穿所引起的器件UIS主动失效模式；另外，通过高能量的硼注入或深扩散来仅仅只能在一定限度上减小基区电阻，并不能无限降低寄生BJT的基区电阻，否则会增加功率DMOS器件的阈值电压。

发明内容

鉴于上文所述，本发明的目的在于：提供一种能够防止器件内部寄生BJT开启，具有高抗UIS失效能力的屏蔽栅功率DMOS器件。

为了实现上述目的，本发明提供如下技术方案：

技术方案一：