[实用新型]一种用于检测功率VDMOS寄生三极管效应测试结构

说明书

技术领域

本实用新型涉及半导体功率器件领域，具体是一种用于检测功率VDMOS寄生三极管效应测试结构。

背景技术

垂直双扩散功率MOSFET(VDMOS：Vertical Double-diffusion Metal Oxide Semiconductor)器件因其具有功耗低、开关速度快、驱动能力强、负温度系数等优点，而广泛用于应用于电机调速、逆变器、电子开关、汽车电器和电子镇流器等,是功率集成电路及功率集成系统的核心元器件之一。

对于功率VDMOS器件，由于其固有结构存在由源区、阱区和外延层形成的寄生三极管。当器件体区因PN结发生雪崩击穿或外部重离子轰击而产生大量电子空穴对时，其在阱区中会形成由衬底到源电极的电流，从而使阱区产生压降。当电压使得寄生三极管EB结大于0.7V时，三极管处于放大状态，并形成正反馈，最终导致器件的不可逆烧毁。降低寄生基区电阻，减小寄生三极管放大系数是防止其烧毁的主要措施。

VDMOS在高频开关和汽车电子领域应用时，通常用EAS(Energy Avalanche Stress)来表征来描述功率MOSFET在雪崩击穿下负载能量的能力；而对于一些星用特种器件，往往用抗SEB能力来评估其在重离子轰击下的安全工作能力。对于其能力的评估方法，前者往往需要搭建专门的EAS测试电路，通过外接感性电阻形成电流回路，评估器件关断时感性负载泄放的能量；而后者则需要采用专用的重离子加速器对器件进行轰击，并实时监控其漏电流变化趋势。无论是哪种评估场景，都需要外接专用的电路测试系统，且耗时长、成本高，不利于快速对器件能力进行评估反馈。

对于一些成熟的IC工艺，我们往往通过各种PCM测试结构来监控各类器件的参数能力，但是对于VDMOS，由于其固有结构中源区和阱区是经由金属短接，并不能直接测试其放大系数(如图1)。

而对于常规的三极管测试结构，其发射区嵌套在基区内部，并在其上方直接开孔引出电极(如图2)，这类结构孔的尺寸往往都在2um以上。

但对于VDMOS，实际通过多晶自对准或非自对准形成的源区注入宽度往往小于2um或更短，如直接在其区域上开孔并淀积金属并引出电极，其尺寸过小，且由于常规的VDMOS金属厚度往往大于3um，刻蚀大都采用湿法腐蚀工艺，由于其本身横向腐蚀大，在版图设计时需预留几个um的涨缩尺寸，两者叠加考量，对套刻和CD的要求会高于本身器件设计的要求，不利于实现。

由此可见，现有测试结构里，并没有针对平面型功率VDMOS器件寄生三极管参数专用的测试结构，想在圆片级的测试中表征寄生三极管参数是比较困难的。

实用新型内容

本实用新型的目的是解决现有技术中，平面型功率VDMOS器件的寄生三极管参数不便于在圆片级测试表征的问题。

为实现本实用新型目的而采用的技术方案是这样的，一种用于检测功率VDMOS寄生三极管效应测试结构，其特征在于，包括衬底材料、外延层、栅氧层、多晶层、阱区、源区、重掺阱区、介质层和开孔区。

所述外延层覆盖在衬底材料之上。所述阱区位于外延层之上的部分表面。所述源区嵌入阱区的内部。所述重掺阱区位于阱区的内部，所述重掺阱区与源区不接触。所述栅氧层覆盖在外延层之上的部分表面，所述栅氧层还覆盖在阱区之上的部分表面。所述多晶层覆盖在栅氧层之上。所述介质层覆盖在整体结构的上表面。所述开孔区位于源区在介质层上的投影位置处。

该测试结构的版图结构中包括一个敏感区和一个源引出端。

所述敏感区的一侧为模拟实际VDMOS单原胞沟道的模拟沟道区，另一侧为模拟实际VDMOS单原胞接触孔的模拟孔区。

所述敏感区的模拟沟道区中，源区、阱区和多晶层的尺寸、掺杂方式和相对距离，与实际的VDMOS的源区和阱区保持一致。

所述敏感区的模拟孔区中，重掺阱区的尺寸和掺杂方式应与实际的VDMOS保持一致。

所述源引出端分布在敏感区两侧，所述源引出端通过单独引出的源区进行开孔并连接金属电极。

本实用新型的技术效果是毋庸置疑的，本实用新型具有以下优点：

1)本实用新型所述之结构，可以完全与VDMOS的工艺流程加工同步实现，不需要单独制版加工，成本低、实现简单。

2)本实用新型通过敏感区的设置，可以完全模拟真实VDMOS寄生三极管区的结构和掺杂分布，最大程度上实现对寄生三极管参数的准确评估。

3)本实用新型所述之测试结构，其测试的实施可在圆片级测试阶段完成，极大的节约开发成本和时间周期。

附图说明