[发明专利]一种提高存储单元区与控制电路区侧墙厚度差的方法

说明书

本发明提供一种提高存储单元区与控制电路区侧墙厚度差的方法，适用于非易失性闪存，包括：提供一复合结构；于一反应腔中采用第一反应压力在衬底上依次沉积第一S_iO₂层和层，采用第二反应压力在衬底上沉积第二S_iO₂层，第一S_iO₂层、层及第二S_iO₂层构成覆盖栅极结构侧壁的第一侧墙和覆盖间隔结构侧壁的第二侧墙，第一反应压力大于第二反应压力，第一侧墙中的第二S_iO₂层厚度小于第二侧墙中的第二S_iO₂层厚度。本发明的有益效果：能够提高非易失性闪存存储单元区与控制电路区侧墙厚度差，在保证存储单元区性能的前提下，提高控制电路区的高温击穿电压，加大离子注入的调节空间，改善MOS管的性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种提高存储单元区与控制电路区侧墙厚度差的方法。

背景技术

侧墙的厚度直接影响着MOS管的源漏极S/D的离子注入，进而决定着MOS管的电学性能，同时存储单元区(CELL区)和控制电路区(PERI区)的性能共赢取决于两者侧墙的厚度差。现有制程中，CELL区和PERI区的侧墙是用氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)结构同时完成，两者的厚度差在4nm左右。

CELL区和PERI区侧墙的厚度差决定着两者电性能是否能够共赢。在闪存现有制程下，PERI区达预期，CELL区几乎被侧墙填满；反之PERI区则由于侧墙的厚度过薄，导致MOS管的源漏极S/D与轻掺杂漏极(Low doped drain，LDD)距离缩短，MOS管出现高温击穿电压(Breakdown Voltage，BV)过小等问题。所以提高CELL区和PERI区的侧墙相对厚度差对于增大MOS管电性能的可调范围至关重要。

现有的做法是在控制栅(Control Gate，CG)和多晶硅栅(Gate Poly，GP)做完，注入LDD之后，先沉积一层较薄的SiO2和SIN的侧墙，然后再沉积一层较厚的SiO2侧墙。再进行侧墙蚀刻形成隔离(Spacer)，最后再进行源漏极S/D的离子注入。在同等尺寸和面积比下，侧墙沉积中反应腔体的反应压力较大，直接导致所形成侧墙在CELL区和PERI区差别不大。

发明内容

针对现有技术中存在的问题，本发明提供了一种提高存储单元区与控制电路区侧墙厚度差的方法。

本发明采用如下技术方案：

一种提高存储单元区与控制电路区侧墙厚度差的方法，适用于非易失性闪存，包括：

步骤S1、提供一复合结构，所述复合结构具有存储单元区和控制电路区，所述复合结构包括衬底、位于存储单元区的所述衬底上的栅极结构及位于控制电路区的所述衬底上的间隔结构；所述方法还包括：

步骤S2、于一反应腔中采用预设的第一反应压力在所述衬底上依次沉积第一厚度的第一S_iO₂层和第二厚度的层，于所述反应腔中采用预设的第二反应压力在所述衬底上沉积第三厚度的第二S_iO₂层，所述第一S_iO₂层、所述层及所述第二S_iO₂层构成覆盖所述栅极结构侧壁的第一侧墙和覆盖所述间隔结构侧壁的第二侧墙，所述第一反应压力大于所述第二反应压力，所述第一侧墙中的所述第二S_iO₂层厚度小于所述第二侧墙中的所述第二S_iO₂层厚度且具有一预设的厚度差。

优选的，所述步骤S1包括：