[发明专利]一种沟槽型功率MOSFET及其制备方法

说明书

本发明公开的沟槽型功率MOSFET，包括由下至上依次设置的N+衬底、N‑外延层、P‑body注入层以及P+注入层，在P‑body注入层上刻蚀出若干间隔分布且穿过所述P+注入层的浅槽，每一浅槽的底部设置有一N+源极层，在N‑外延层上位于每一浅槽的中间位置刻蚀出一由上至下依次穿过N+源极层、P‑body注入层的栅极沟槽，每一栅极沟槽的底面以及四周侧面上设置有一层栅氧层，每一栅极沟槽内填充有原位掺杂多晶硅，在原位掺杂多晶硅的顶面上附着一层二氧化硅层；在P+注入层上淀积一层金属层，金属层将每一浅槽填充并将N+源极层和P+注入层连接起来。还公开了其制备方法。本发明有效地降低了器件的间距宽度，降低了器件的导通电阻。

技术领域

本发明涉及半导体器件结构技术领域，尤其涉及一种沟槽型功率MOSFET及其制备方法。

背景技术

MOSFET(Power Metal Oxide Semiconductor Field-effect Transistor，场效应晶体管)以其开关速度快、频率性能好、输入阻抗高、驱动功率小、温度特性好、无二次击穿问题等优点，大量应用在4C(即Communication，Computer，Consumer，Car：通信，电脑，消费电器，汽车)等领域中。

沟槽型功率MOSFET成品器件，其内部是由大量的MOSFET单元组成的，每个单元的MOSFET称为晶胞，而晶胞与晶胞之间的间距(pitch)则会直接影响功率MOSFET的重要电性参数漏源通态电阻Rdson。漏源通态电阻Rdson是器件单位面积开态时漏极和源极之间的总电阻，它是决定器件的最大额定电流和功率损耗，特别是在中低功率MOSFET产品中。

沟槽型功率MOSFET表面上的间距(pitch)宽度受两个尺寸限制，一个是栅极沟槽本身宽度的限制，另一个是源极(Source)的接触孔以及该接触孔到栅极沟槽的间距的限制。由于通过缩小器件的间距(pitch)宽度，可以有助于降低器件的导通电阻，因此，如何对器件的间距(pitch)宽度进行缩小以达到降低器件的导通电阻的目的是本领域技术人员迫切需要解决的技术问题。

为此，申请人进行了有益的探索和尝试，找到了解决上述问题的办法，下面将要介绍的技术方案便是在这种背景下产生的。

发明内容

本发明所要解决的技术问题之一：提供一种能够降低器件的间距(pitch)宽度的沟槽型功率MOSFET。

本发明所要解决的技术问题之二：提供一种用于制备上述沟槽型功率MOSFET的制备方法。

作为本发明第一方面的一种沟槽型功率MOSFET，包括由下至上依次设置的N+衬底、N-外延层、P-body注入层以及P+注入层，其特征在于，在所述P-body注入层上刻蚀出若干间隔分布且穿过所述P+注入层的浅槽，每一浅槽的底部设置有一N+源极层，在所述N-外延层上位于每一浅槽的中间位置刻蚀出一由上至下依次穿过N+源极层、P-body注入层的栅极沟槽，每一栅极沟槽的底面以及四周侧面上设置有一层栅氧层，每一栅极沟槽内填充有原位掺杂多晶硅，填充在所述栅极沟槽内的原位掺杂多晶硅的顶面与所述N+源极层的上表面平齐，且在所述原位掺杂多晶硅的顶面上附着一层二氧化硅层；在所述P+注入层上淀积一层金属层，所述金属层将每一浅槽填充并将所述N+源极层和P+注入层连接起来。

在本发明的一个优选实施例中，所述金属层为金属铝层。

作为本发明第二发明的用于制备上述沟槽型功率MOSFET的制备方法，包括以下步骤：

(1)准备N+衬底，并在所述N+衬底的上表面外延一N-外延层；

(2)在所述N-外延层的上表面上注入P-body离子，形成P-body注入层，在所述P-body注入层的上表面上注入P+离子，形成P+注入层；

(3)在所述P+注入层的上表面淀积一层Si₃N₄介质层；