[发明专利]改善的功率MOS

说明书

一种改善的功率MOS。公开了一种制造器件的工艺。该工艺包括：在衬底上形成第一导电类型的外延层；在外延层中形成第二导电类型的第一垂直部分；通过靠近第一垂直部分垂直刻蚀来创建第一垂直沟槽；用第一类型氧化物填充第一垂直沟槽；在第一垂直沟槽中形成第二垂直沟槽。第二垂直沟槽由第一垂直沟槽中的第一类型氧化物来限定。该工艺还包括：在第二垂直沟槽的内壁上形成第二类型氧化物；用多晶硅填充第二垂直沟槽。在外延层的垂直靠近第一垂直沟槽的第二垂直部分中，通过注入第一导电类型的离子来创建本体区，并且通过在本体区的顶层中注入离子来创建源极区。

技术领域

本公开涉及半导体器件领域，更具体地，涉及改善的功率MOS。

背景技术

沟槽栅技术通常用于改善半导体器件尤其是高电压器件中的击穿电压特性。在沟槽栅技术中，栅极垂直埋在源极中，通常由隔离盖分离。沟槽栅技术的其他优点包括降低至少在一些应用中可能不期望的结栅场效应晶体管(JFET)效应。然而，当期望低电压配置时，由于需要降低嵌入式栅极的宽度，因此沟槽栅技术提供一些缺点。降低表面场(RESURF)技术是用于设计横向高压、低导通电阻器件的最广泛使用的方法之一。该技术允许将双极型晶体管和MOS晶体管与范围从20V至1200V的高电压器件集成在一起。

沟槽MOS(具有沟槽栅的金属氧化物半导体)半导体器件通常用于功率应用。沟槽MOS器件通常包括其上具有外延生长的、掺杂硅的层的半导体衬底，其中形成包含栅电极和栅极电介质的沟槽。该器件的源极区位于邻近沟槽的上部。该器件还包括漏极区，其通过本体区与源极区分离，沟槽延伸穿过所述本体区。

发明内容

提供该发明内容来以简化形式介绍一些概念，下面在具体实施方式中进一步描述这些概念。本发明内容不旨在确定所要求保护主题的主要特征或必要特征，也不旨在用于限制所要求保护的主题的范围。

在一个实施例中，公开了制造器件的工艺。该工艺包括：在衬底上形成第一导电类型的外延层；在外延层中形成第二导电类型的第一垂直部分；通过靠近第一垂直部分垂直刻蚀来创建第一垂直沟槽；用第一类型氧化物填充第一垂直沟槽；在第一垂直沟槽中形成第二垂直沟槽。第二垂直沟槽由第一垂直沟槽中的第一类型氧化物来限定。该工艺还包括：在第二垂直沟槽的内壁上形成第二类型氧化物；用多晶硅填充第二垂直沟槽。在外延层的垂直靠近第一垂直沟槽的第二垂直部分中，通过注入第二导电类型的离子来创建本体区，并且通过在本体区的顶层中注入离子来创建源极区。

在一些实施例中，制造所述器件的工艺还包括：在第一垂直部分、第一垂直沟槽和第二垂直部分之上形成第一类型氧化物的层。第一类型氧化物是原硅酸四乙酯(TEOS电介质)。第二类型氧化物是二氧化硅。第一导电类型是n型。第二导电类型是p型。

在另一实施例中，公开了一种器件。该器件包括具有第一导电类型的外延层的衬底。该器件还包括：在外延层中实现的两个对称且相同的单元，其中，这两个对称单元中的每个单元包括深沟槽、第二导电类型的降低表面场(RESURF)板、本体区、源极区、漏极区和在深沟槽中实现的栅电极。组合这两个对称且相同的单元，使得该组合共享漏极区和RESURF板。

在一些实施例中，深沟槽用氧化物来填充，并且本体区具有第二导电类型。在深沟槽中实现栅电极，并且栅电极用多晶硅来填充并且由栅极氧化物来限定。源极区形成在本体区之上，使得源极区完全覆盖本体区，并且两个对称且相同的单元中的每个单元包括实质覆盖栅电极和源极区的电介质层。

附图说明

为了能够详细地理解本发明的上述特征的方式，可以通过参考实施例来获得上述简要总结的本发明的更具体的描述，其中一些实施例在附图中示出。然而，要注意，附图仅示出了本发明的典型实施例，因此不应被视为限制其范围，因为本发明可以有其他同等有效的实施例。一旦结合附图阅读本说明书，所要求保护的主题的优点对于本领域技术人员而言将变得明显，在附图中，相同的附图标记用于表示相同的元件，并且在附图中：