[发明专利]一种功率半导体器件的RESURF终端结构在审
申请号: | 201710495643.1 | 申请日: | 2017-06-26 |
公开(公告)号: | CN107104136A | 公开(公告)日: | 2017-08-29 |
发明(设计)人: | 任敏;李佳驹;罗蕾;林育赐;李泽宏;张波 | 申请(专利权)人: | 电子科技大学 |
主分类号: | H01L29/06 | 分类号: | H01L29/06;H01L29/40 |
代理公司: | 成都点睛专利代理事务所(普通合伙)51232 | 代理人: | 敖欢,葛启函 |
地址: | 611731 四川省成*** | 国省代码: | 四川;51 |
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摘要: | |||
搜索关键词: | 一种 功率 半导体器件 resurf 终端 结构 | ||
技术领域
本发明属于半导体技术领域,涉及一种功率半导体器件的RESURF终端结构。
背景技术
功率器件阻断高压的能力主要受限于边缘元胞PN结耐压能力。扩散形成的PN结会在在扩散窗口边缘形成一个柱面结,而在矩形扩散窗口四角处扩散形成了球面结,导致PN结的击穿电压低于平行平面结电压。同时,由于界面电荷的影响,使得表面半导体表面电场通常高于体内电场,使得芯片的雪崩击穿发生在表面。结终端就是为了减小局部电场、提高表面击穿电压及可靠性、使器件实际击穿电压更接近平行平面结理想值而专门设计的特殊结构。在纵向导电器件中它通常分布在器件有源区的周边,是有源区内用于承受外高压的PN结的附属结构。
目前,采用平面工艺制作的功率半导体器件,其结终端结构主要是在主结边缘处(常是弯曲的)设置一些延伸结构,这些延伸结构起到将主结耗尽区向外展宽的作用,从而降低其内的电场强度,最终提高击穿电压,如场板(FP)、场限环(FLR)、结终端扩展(JTE)、横向变掺杂(VLD)等。要实现高的耐压,该类延伸型终端所需空间面积较大,芯片面积效率低,不利于降低成本。
发明内容
本发明的目的在于针对现有延伸型结终端结构占用面积较大的问题,提出一种具有RESURF层和场板的终端新结构,实现高的终端耐压,减小终端面积,提高终端效率。
为实现上述发明目的,本发明技术方案如下:
一种功率半导体器件的RESURF终端结构,包括阴极金属电极、阴极金属电极上方的第一导电类型重掺杂半导体衬底、第一导电类型重掺杂半导体衬底上方的第一导电类型半导体轻掺杂漂移区、第一导电类型半导体轻掺杂漂移区上表面的场氧化层、位于所述场氧化层上表面或者左侧的场板、覆盖所述场板和场氧化层的硼磷硅玻璃层;所述第一导电类型半导体轻掺杂漂移区内部左上方为第二导电类型半导体主结;所述第二导电类型半导体主结上表面一侧与阳极金属电极电位相接;所述第一导电类型半导体轻掺杂漂移区内部还具有第二导电类型半导体轻掺杂RESURF层;所述第二导电类型半导体轻掺杂RESURF层与第一导电类型半导体轻掺杂漂移区上表面之间设有第一导电类型半导体轻掺杂区;所述第一导电类型半导体轻掺杂漂移区内部右上方还具有第一导电类型半导体重掺杂截止环;所述第二导电类型半导体轻掺杂RESURF层的一侧与第二导电类型半导体主结相连;所述场板的左侧边界超过第二导电类型半导体轻掺杂RESURF层与第二导电类型半导体主结的交界面;所述第二导电类型半导体轻掺杂RESURF层与第二导电类型半导体主结相连,第二导电类型半导体轻掺杂RESURF层的掺杂类型与第二导电类型半导体主结相同,第二导电类型半导体轻掺杂RESURF层的掺杂浓度低于第二导电类型半导体主结。
作为优选方式,所述场板为多晶硅场板,其一端与阳极金属相连,另一端与第一导电类型半导体重掺杂截止环电位相连。
作为优选方式,场氧化层、场板、硼磷硅玻璃的上表面被金属部分覆盖。
作为优选方式,所述场板为半绝缘多晶硅场板或阻性场板,场板一端与阳极金属相接、另一端与第一导电类型半导体重掺杂截止环电位相连,金属部分覆盖场氧化层、场板、硼磷硅玻璃。
作为优选方式,所述第二类导电类型半导体轻掺杂RESURF层为均匀掺杂的第二类导电类型的半导体。
作为优选方式,所述第二类导电类型半导体轻掺杂RESURF层为渐变掺杂,第二类导电类型半导体轻掺杂RESURF层包括不同掺杂浓度的子段,子段的浓度从所述第二导电类型半导体主结向终端外侧依次降低。
本发明的有益效果为:第二导电类型半导体轻掺杂RESURF层与其上方的第一导电类型半导体轻掺杂区相互耗尽,形成空间电荷区,改变半导体表面电场的分布。同时,多晶硅场板也会对半导体表面电场起到调制作用。最终使半导体表面电场呈现近似矩形的分布。该发明能够缓解半导体表面的电场集中,使终端的耐压能尽量达到平行平面结的击穿电压,同时减小终端面积,提高芯片面积效率。
附图说明
图1为本发明提供的一种功率半导体器件终端结构示意图;
图2-1为本发明提供的一种功率半导体器件终端结构在阴极加高电压时沿XX'的表面电场分布示意图;
图2-2为本发明提供的一种功率半导体器件终端结构沿AA'处的电场分布示意图;
图3-图11为本发明提供的一种功率半导体器件终端结构的制备流程示意图;
图12是实施例2的结构示意图。
图13是实施例3的结构示意图。
图14是实施例4的结构示意图。
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