[发明专利]低功率双纠错－三检错(DEB-TED)解码器

说明书

检错和纠错解码装置根据数据输入是包含单比特差错还是多比特差错来执行单纠错－双检错(SEC‑DED)或双纠错－三检错(DEC‑TED)，以在单比特差错的情况下降低功耗和等待时间，而在多比特差错的情况下提供强大的纠错。

公开领域

本文描述的各种实施例涉及纠错，尤其涉及单比特和多比特纠错。

背景技术

已设计出各种方案用于在数字装置和设备(诸如，存储器)中的检错和纠错。在存储器设备中的纠错领域中，可分别执行检错和纠错。例如，已设计出诸如单纠错－双检错(SEC-DED)等的方案，SEC-DED方案将允许在检测到双比特差错的情况下纠正单比特差错。然而，在多比特差错的情况下，常规SEC-DED方案可能不足以缓解这些差错。

已设计出更强大的检错和纠错方案来解决多比特差错的问题。例如，已设计出诸如双纠错－三检错(DEC-TED)等的方案，DEC-TED方案将提供比常规SEC-DED方案更强大的纠错能力()。但是，通常DEC-TED所需的电路系统的面积要比SEC-DED所需的面积大得多。而且，相比于常规SEC-DED电路系统，常规DEC-TED电路系统通常消耗更多的功率，并且导致更长的等待时间或时间延迟。例如，当利用DEC-TED电路系统来纠正单个差错时，功耗和时间延迟将比SEC-DED电路系统大得多。

此外，当输入因在差错位置解码中的无效转变而改变时，实现用于单比特或多比特纠错的纠错码的纯组合电路通常消耗大量的动态功率。特别是对于在低功率集成电路器件(诸如，低功率存储器芯片)中的多比特检错和纠错来说，减少检错和纠错所需的功耗量是期望的。

概述

本公开的示例性实施例涉及存储器中具有降低的功耗的双纠错的装置和方法。

在一实施例中，提供了一种检错和纠错装置，该检错和纠错装置包括：单差错位置解码器，其被配置为定位在输入数据中的单差错；双差错位置解码器，其被配置为定位在输入数据中的双差错；以及纠错器，其被耦合到单差错位置解码器和双差错位置解码器以生成经纠正的输出数据。

在另一实施例中，提供了一种检错和纠错装置，该检错和纠错装置包括：用于单差错位置解码以定位输入数据中的单差错的装置；用于双差错位置解码以定位输入数据中的双差错的装置；以及用于基于单差错和双差错来纠错以生成经纠正的输出数据的装置。

在另一实施例中，提供了一种检错和纠错装置，该检错和纠错装置包括：被配置为定位在输入数据中的单差错的逻辑；被配置为定位在输入数据中的双差错的逻辑；以及被配置为基于单差错和双差错来生成经纠正的输出数据的逻辑。

在又一实施例中，提供了一种存储器，该存储器包括：存储器单元；以及检错和纠错装置，其被耦合以接收来自存储器单元的输入数据并且将经纠正的输出数据传送到存储器单元，该检错和纠错装置包括：单差错位置解码器，其被配置为定位输入数据中的单差错；双差错位置解码器，其被配置为定位输入数据中的双差错；以及纠错器，其被耦合到单差错位置解码器和双差错位置解码器以生成经纠正的输出数据。

附图简述

给出附图以帮助对本公开的各实施例进行描述，且提供附图仅用于解说各实施例而非对其进行限定。

图1是解说检错和纠错装置的实施例的框图。

图2是解说具有触发器和定时控制器的检错和纠错装置的另一实施例的框图。

图3是解说作为图2的纠错和解码装置的实施例中将延迟线作为定时控制器的实施例的框图。

图4是解说具有触发器、定时控制器、分开的单纠错(SEC)和双纠错(DEC)差错位置解码器、复用器和标志生成器的检错和纠错装置的又一个实施例的框图。

图5是解说具有被配置为执行检错和纠错功能的逻辑的检错和纠错装置的实施例的框图。