[发明专利]跨不同功率域的字线和位线跟踪

说明书

提供了一种位线和字线跟踪电路，其计及具有由逻辑电源电压供电的逻辑功率域和由存储器电源电压供电的存储器功率域的存储器中取决于电源电压的延迟。

A·帕雷拉和R·查巴

相关申请的交叉引用

本申请要求于2015年7月31日提交的美国非临时专利申请No.14/815,042的权益，后者要求于2015年4月15日提交的美国临时申请No.62/148,113的权益，这两篇申请的内容均通过援引整体纳入于此。

技术领域

本申请涉及存储器，尤其涉及跨至少两个功率域的字线和位线跟踪。

背景

存储器的写操作可以响应于存储器时钟信号的边沿而发生。例如，地址解码器响应于存储器时钟信号边沿来解码地址和提升恰适的字线。类似地，I/O电路响应于存储器时钟信号边沿来处理数据位以使用恰适的差分电压来驱动一对位线(取决于该数据位的二进制值而将一根位线驱动为高而一根为低)。因为常规地址解码涉及显著更多的逻辑，所以从时钟边沿到字线断言的延迟超过驱动位线之前来自数据位处理的延迟。由此，字线发展延迟是关键路径，使得常规存储器足以使用字线跟踪器对该延迟进行建模。一旦字线跟踪器已经完成对字线发展延迟的建模，位线跟踪器就响应于字线跟踪器中“哑”字线的断言而对发展位线电压所需的延迟进行建模。

哑字线与其建模的字线匹配，使得其针对正被建模的实际字线具有基本上相同的电容、电阻和电感(相同的电属性)。位线跟踪器类似地包括也与位线的电属性基本上匹配的哑位线。基于由字线跟踪器和相关联的位线跟踪器建模的延迟，常规存储器可以调节其写操作定时以使得写操作可以从一个时钟边沿到后续时钟边沿成功地完成。

然而，此类传统存储器延迟建模在现代存储器架构方面是有问题的。具体而言，现在例行的是核心逻辑由独立电源轨(在本文中表示为“CX”)供电并且存储器由另一独立电源轨(在本文中表示为“MX”)供电。CX电源电压电平由此独立于MX电源电压电平。此类独立性节省了功率，因为与存储器在其处仍保持其状态的存储器电源电压的最低电平相比，核心逻辑能将其状态保持在逻辑电源电压的较低电平处。逻辑电源电压的较低电压电平减少了泄漏电流损耗并且保持了电池寿命。

给定该逻辑功率域/存储器功率域二分的情况下，将位线和字线路径中尽可能多的解码推送到逻辑功率域中是有利的，因为功耗与电源电压的平方成比例。传统存储器跟踪方案就变得不能实行，因为关于处于位线发展路径中或处于字线发现路径中的关键路径定位取决于逻辑和存储器功率域中的相对电源电压。

相应地，在本领域中需要改进的存储器跟踪架构。

概述

提供了各种延迟建模电路以对具有逻辑功率域部分和存储器功率域部分两者的存储器中的字线和位线延迟进行建模。在本公开的一些方面，延迟建模电路包括第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号。该第一延迟电路包括逻辑功率域中配置成延迟存储器时钟信号以提供经延迟信号的一部分，该第一延迟电路进一步包括配置成对经延迟信号进行电平移位以产生第一输出信号的存储器功率域中的第一电平移位器。

该延迟建模电路进一步包括第二延迟电路，其被配置成将存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号。该第二延迟电路包括存储器功率域中配置成将存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，该第二延迟电路进一步包括存储器功率域中配置成延迟哑写时钟以产生第二输出信号的一部分。

该延迟建模电路还包括逻辑电路，其被配置成响应于所模拟的行解码时段和所模拟的列解码时段两者的完成而处理第一输出信号和第二输出信号以断言逻辑输出信号。