[发明专利]跨不同功率域的字线和位线跟踪

权利要求书

1.一种电路，包括：

第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器；

第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分；以及

逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。

2.如权利要求1所述的电路，其特征在于，进一步包括：

存储器功率域字线；

字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。

3.如权利要求2所述的电路，其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。

4.如权利要求3所述的电路，其特征在于，所述哑行解码总线包括折叠的哑行解码总线。

5.如权利要求1所述的电路，其特征在于，进一步包括：

哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线；以及

哑位线，其被配置成响应于所述哑字线的断言而被放电。

6.如权利要求5所述的电路，其特征在于，进一步包括：

第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。

7.如权利要求5所述的电路，其特征在于，进一步包括：

多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。

8.如权利要求1所述的电路，其特征在于，进一步包括：

存储器功率域位线；

位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。

9.如权利要求8所述的电路，其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。

10.如权利要求8所述的电路，其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。

11.如权利要求7所述的电路，其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。

12.如权利要求9所述的电路，其特征在于，所述哑位总线包括金属层中对应的迹线。

13.如权利要求9所述的电路，其特征在于，所述哑位总线包括折叠的哑位总线。