[发明专利]用于低频PLL的低功率及可集成式芯片上架构

说明书

技术领域

本发明涉及用于锁相回路(PLL)的方法及系统，且特定来说，涉及一种低频芯片上锁相回路。

背景技术

锁相回路是时钟产生电路的主要组件。锁相回路(PLL)电路是产生其相位相对于输入参考信号的相位恒定的输出信号的反馈系统。除同步信号之外，锁相回路还可产生是输入频率的倍数的频率。

举例来说，图1中展示典型PLL电路100。PLL 100包含相位检测器(PFD)102、电荷泵104、回路滤波器106及VCO 108。相位检测器102比较输入信号与反馈信号。PFD102检测参考信号ref(t)与反馈信号div(t)之间的相位及频率差，且基于反馈频率是滞后于还是领先于参考频率而产生up(t)或down(t)控制信号。这些“升高(up)”或“降低(down)”控制信号分别确定VCO 108是需要以较高频率还是以较低频率操作。

PFD 102将这些“升高”及“降低”信号输出到电荷泵104。如果电荷泵104接收到升高信号，那么将电流驱动到回路滤波器106中。相反地，如果电荷泵104接收到降低信号，那么从回路滤波器106汲取电流。

回路滤波器106将这些信号转换为用以偏置VCO 108的控制电压Vtune(t)。基于控制电压，VCO 108以较高或较低频率振荡，这影响反馈时钟的相位及频率。如果PFD 102产生升高信号，那么VCO频率增加。降低信号使VCO频率减小。一旦参考时钟及反馈时钟具有相同相位及频率，那么VCO 108稳定。回路滤波器106通过移除来自电荷泵的短时脉冲波干扰(glitch)且防止电压过冲而滤除抖动。

在一些实施方案中，将分频器110提供于反馈路径中。负反馈迫使来自相位检测器102的误差信号输出接近零。此时，反馈分频器输出110及参考频率呈相位及频率锁定(即，对准)，PLL被视为锁定。

电荷泵PLL的芯片上实施方案是成问题的，这在很大程度上是归因于回路滤波器。即，回路滤波器所占用的面积及回路滤波器所消耗的电力趋于相对较大。因此，PLL的典型实施方案提供芯片外回路滤波器。举例来说，低频PLL通常需要在nF的范围内的芯片外电容器。

发明内容

根据各种实施例，提供一种集成电路，其包含：相位检测器；第一电荷泵及第二电荷泵，其耦合到所述相位检测器，且经配置以从所述相位检测器接收输入，所述第一电荷泵输出低电流且所述第二电荷泵输出高电流；及双重输入回路滤波器，其耦合到所述第一电荷泵及所述第二电荷泵。

在一些实施例中，所述双重输入回路滤波器包含在节点处与串联耦合的第二电容及电阻器并联耦合的第一电容，在所述节点处提供所述第一电荷泵的所述低电流输出且在所述第二电容与所述电阻器之间提供所述第二电荷泵的所述高电流输出。在一些实施例中，所述集成电路进一步包括用于给所述高电流电荷泵及所述低电流电荷泵充电的共同偏置电路。在一些实施例中，所述集成电路包括用于给所述第一电荷泵及第二电荷泵充电的共同偏置电路。在一些实施例中，所述电荷泵是可使用低电流实施的电流引导放大器电荷泵。

在一些实施例中，所述高电流电荷泵及所述低电流电荷泵具有同步输出。在一些实施例中，所述电容Cz大约为稳定负反馈回路的实际所要电容的十分之一。

在一些实施例中，所述集成电路包含耦合到所述双重输入回路滤波器的电压控制振荡器(VCO)。在一些实施例中，所述低频VOC包含能够产生以nA为单位的电流的偏置块。在一些实施例中，所述偏置块实施源极退化(source degeneration)以进行电压到电流变换。在一些实施例中，用于所述源极退化的电阻器值按二分之一因子按比例降低。在一些实施例中，使用共模电压技术来使所述电阻器的所述值按比例降低。在一些实施例中，所述集成电路进一步包括电流源分支，所述电流源分支是现有偏置电路的复制品。

根据实施例，一种锁相回路电路包含：相位检测器；第一电荷泵及第二电荷泵，其耦合到所述相位检测器，且经配置以从所述相位检测器接收输入，所述第一电荷泵输出低电流且所述第二电荷泵输出高电流；双重输入回路滤波器，其耦合到所述第一电荷泵及所述第二电荷泵；及锁定检测器，其经配置以连续监测所述锁相回路电路的输出。