[发明专利]功率用半导体器件

说明书

本发明为下述申请的分案申请，原申请信息如下：

申请日：2011年9月15日

申请号：201110273464.6

发明名称：功率用半导体器件

该申请基于并主张2010年9月17日在日本申请的、申请号为特愿2010-209160的在先专利申请的优先权，在先申请的全部内容包含于本申请中。

技术领域

本发明的实施方式涉及一种功率用半导体装置。

背景技术

涉及含有MOSFET(Metal Oxide Silicon Field Effect Transistor：金属氧化物半导体场效应晶体管)的功率用半导体装置的利用，除大电流、高耐压的开关电源市场之外，近年来，在笔记本式PC等移动通信设备的节能用开关市场中也急剧增加。功率用半导体装置使用于电源管理电路、锂离子电池的安全电路等。因此，功率用半导体装置设计为实现通过电池电压能够直接驱动的低电压驱动化、低导通电阻化、以及栅极漏极间电容降低等。

例如，与沟槽栅(trench gate)结构的n沟道MOSFET的低导通电阻化相对，缩小沟槽间距的技术是已知的。在缩小了沟槽间距的MOSFET中，连接到源电极的n+型源极层及p+型接触层中的p+型接触层难以确保足够的用于连接的接触面积。

因此，难以将连接到p+型接触层的p型基极层的电位固定到源极电位，发生半导体装置的雪崩耐受量低下的问题。

例如，感应性负荷的开关动作关闭时，当由感应电动势的影响引起的浪涌电压(surge voltage)超过了MOSFET的耐压的情况下，会发生雪崩击穿。所谓雪崩耐受量，是指抗雪崩击穿的能力。

当p型基极层的电位没有完全固定到源极电位的情况下，由雪崩击穿生成的空穴作为电流流动到源电极时，会通过n+型源极层的下方。这时，在源电极和p型基极层之间产生电位差，寄生在MOSFET的npn双极型晶体管会导通。其结果，该电流集中，MOSFET变得易于被破坏。

发明内容

根据一实施例，半导体装置具有：包含纵式MOSFET的元件部；以及与所述元件部邻接的二极管部；该纵式MOSFET包括：第一导电型的第一半导体层；第一导电型的第二半导体层，与在所述第一半导体层的第一主面上形成的所述第一半导体层相比杂质浓度低；第二导电型的第三半导体层，在所述第二半导体层的表面上形成；第一导电型的第四半导体层，在所述第三半导体层的表面上选择性地形成；第二导电型的第五半导体层，在所述第三半导体层的表面上选择性地形成；绝缘膜，覆盖从所述第四半导体层或第五半导体层的表面起贯穿所述第三半导体层直到所述第二半导体层的多个沟槽的内表面，邻接的所述沟槽以第一间隔设置；第一埋入导电层，隔着所述绝缘膜被埋入到所述沟槽内的底部；第二埋入导电层，隔着所述绝缘膜被埋入到所述沟槽内的所述第一埋入导电层上部；层间绝缘膜，在所述第二埋入导电层上形成；第一主电极，在与所述第一主面相反一侧的所述第一半导体层的第二主面上形成并且电连接到所述第一半导体层；以及第二主电极，在所述第四及第五半导体层以及所述层间绝缘膜上形成并且电连接到所述第四及第五半导体层；该二极管部包括：所述第一半导体层至所述第三半导体层、所述第五半导体层、覆盖所述多个沟槽的内表面的所述绝缘膜、所述第一埋入导电层及第二埋入导电层、所述层间绝缘膜以及所述第一主电极及所述第二主电极，邻接的所述沟槽以比所述第一间隔大的第二间隔设置。

本实施例提供抑制步骤的增加并且能够提高雪崩耐受量的半导体装置。

附图说明

图1是示意性地表示第一实施方式涉及的半导体装置的结构的图，(a)是俯视图，(b)是剖视图。

图2是说明第一实施方式涉及的半导体装置的结构的模式图。

图3是示意性地表示第二实施方式涉及的半导体装置的结构的剖视图。

图4是示意性地表示第二实施方式的变形例涉及的半导体装置的结构的剖视图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。在各图中，对于同一构成要素标注同一标号。另外，在半导体装置中，设源电极侧为上侧，设漏电极侧为下侧。

(第一实施方式)

参照图1及图2对本发明的实施方式涉及的半导体装置进行说明。图1(a)表示除去图1(b)所示的上端(纸面上部)两层后的状态的俯视图，图1(b)是沿着图1(a)所示的A－A线的剖视图。