[发明专利]一种提高钴阻挡层沉积选择比的方法

说明书

本发明公开了一种提高钴阻挡层沉积选择比的方法，用于集成电路后段工艺中铜扩散阻挡层的制作，通过先采用直接光CVD工艺，在多孔low k介质层表层的孔隙中选择性沉积一层二氧化硅，使多孔low k介质层的表层致密化，从而明显阻止了钴在多孔low k介质层表面的沉积，进一步提高了后续沉积钴阻挡层时钴的沉积选择比，因此，能够降低钴在多孔low k介质层上的沉积量，有效减小在集成电路后段工艺流程中铜线间的漏电流。

技术领域

本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种提高作为铜扩散阻挡层的钴膜的沉积选择比的方法。

背景技术

随着CMOS集成电路制造工艺的发展以及关键尺寸的缩小，很多新的材料和工艺被运用到器件制造工艺中，用以改善器件性能。例如，在集成电路后段工艺流程中用铜线取代铝线，极大地降低了互联电阻；同时，采用多孔lowk(低介电常数)材料可以实现2.5以下的介电常数。这些技术都能够有效降低集成电路的RC延迟。

由于铜极易扩散，因此，在后段铜互连线经过化学机械研磨之后，会先沉积一层铜扩散阻挡层，然后再进行后续多孔low k介质层的沉积，以避免铜向low k材料中扩散。

在28nm以上技术节点，这一层铜扩散阻挡层通常采用氮掺杂碳化硅(NDC，k约为5.3)薄膜。请参考图1，图1是NDC薄膜作为铜扩散阻挡层的应用示意图。如图所示，在晶圆衬底(图示晶圆已省略)上的下层多孔low k介质层1中布有铜互连线5，在铜通孔壁处的low k材料与铜之间以钽(Ta)或氮化钽(TaN)阻挡层6相隔离，防止铜向low k材料中扩散。在铜互连线5上沉积有一层NDC层2，作为铜扩散阻挡层，然后再在NDC层2薄膜上进行后续上层多孔low k介质层3的沉积，以避免铜向上层low k材料中扩散。

而到了28nm以下技术节点，就会引入以CVD方式生长的钴膜扩散阻挡层。请参考图2，图2是钴扩散阻挡层的应用示意图。如图所示，在沉积NDC层2之前，先在铜互连线5上方处沉积一层钴阻挡层4作为第一层铜扩散阻挡层，然后再在其上继续沉积作为第二层铜扩散阻挡层的NDC层2，之后，再在NDC层2薄膜上进行后续上层多孔low k介质层3的沉积。之所以采用钴扩散阻挡层，是因为钴不仅能够更好地阻挡铜的扩散，同时也能防止生产过程中空气中的水汽渗透进入铜层。

钴阻挡层的引入意味着可以减薄氮掺杂碳化硅(NDC)薄膜的厚度，这有利于降低整体有效k值。另外，钴与铜具有很好的黏附性，可以极大地改进产品的可靠性。

但是，通过CVD工艺，钴膜是以选择性的方式生长在Cu(铜)膜表面上的，即钴在Cu表面和多孔low k介质层表面上的沉积厚度不同。根据多孔low k介质层介电常数的高低和生长条件的不同，一般而言，沉积选择比(Cu层上钴的厚度/多孔low k介质层上钴的厚度)在十以上，即钴在Cu表面上的沉积厚度是在多孔low k介质层表面上的沉积厚度的十倍以上(即如图2所示，在铜通孔处的钴膜显示较厚的厚度，而在通孔之间的多孔low k介质层表面上未示出钴膜，以表示在此处钴的沉积量较小)。钴在介质层上的沉积量越大，意味着铜线间的漏电流越大。所以，我们希望在多孔low k介质层上，钴的沉积量尽量小，即沉积选择比尽量大。因此，如何能够降低钴在多孔low k介质层上的沉积量，以有效减小在集成电路后段工艺流程中铜线间的漏电流，成为当前业界的一个重要课题。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种提高钴阻挡层沉积选择比的方法，用于集成电路后段工艺中铜扩散阻挡层的制作，通过先采用直接光CVD工艺，在多孔low k介质层表层的孔隙中选择性沉积一层二氧化硅，使多孔low k介质层的表层致密化，从而大大阻止了钴在多孔low k介质层表面的沉积，进一步提高了后续沉积钴阻挡层时钴的沉积选择比，因此，能够降低钴在多孔low k介质层上的沉积量，有效减小在集成电路后段工艺流程中铜线间的漏电流。

为实现上述目的，本发明的技术方案如下：