[发明专利]一种功率集成器件

说明书

技术领域

本发明涉及半导体技术领域，特别是涉及一种功率集成器件。

背景技术

随着科技的进步，高科技智能集成电路发展的速度越来越快，推动这项产业发展的动力就是人们希望的生活便捷，这就需要将原本很多的管芯集成到一个封装模块上，达到小型便捷的目的，细分到半导体领域就是所谓的功率集成器件（CDMOS）产品，该产品可以将功能逻辑模块跟高压功率模块集成到一个封装模块上，大大地提高了器件的集成度。

但是，由于CDMOS产品的复杂性导致其器件可靠性比较低，容易受可动电荷与离子的影响。传统的CDMOS产品中，硅半导体与金属层之间的介质层（ILD层）为未掺杂硅玻璃（USG）+硼磷硅玻璃（BPSG）结构，但是此种结构对于可动电荷的抵抗能力弱，经常导致器件可靠性失效，而在半导体生产过程以及器件封装过程中不可避免的会引入大量的可动离子跟电荷，例如工艺过程的钠、钾离子或封装过程中的静电以及树脂电荷，这些电荷会比较容易穿透由USG及BPSG构成的介质层，影响硅半导体的特性，继而严重影响器件的可靠性。

发明内容

本发明提供一种功率集成器件，用以解决功率集成器件对于可动电荷与离子的抵抗能力弱，严重影响器件的可靠性的问题。

为解决上述技术问题，本发明提供一种功率集成器件，包括衬底，以及形成在所述衬底上的半导体层图案和金属层图案，在所述半导体层图案和金属层图案之间形成有介质层，其中，所述介质层包括抗可动离子绝缘层。

进一步地，所述抗可动离子绝缘层的材料选择氮化硅。

进一步地，所述抗可动离子绝缘层的厚度为1000-3000埃。

进一步地，所述介质层还包括形成在所述半导体层图案和抗可动离子绝缘层之间的缓冲层，用于改善抗可动离子绝缘层与半导体层之间的应力。

进一步地，所述缓冲层的材料选择二氧化硅。

进一步地，所述缓冲层的厚度为500-3500埃。

进一步地，所述金属层图案位于所述半导体层图案的上方；

所述介质层还包括形成在所述抗可动离子绝缘层和金属层之间的过渡层，用于提高金属层的均匀性。

进一步地，所述过渡层的材料选择硼磷硅玻璃。

进一步地，所述过渡层的厚度为4000-15000埃。

本发明的上述技术方案的有益效果如下：

上述技术方案中，通过设置半导体层图案和金属层图案之间的介质层包括抗可动离子绝缘层，使得可动电荷与离子不容易穿透介质层，影响半导体的特性，提高了功率集成器件对于可动电荷与离子的抵抗能力，从而改善了功率集成器件的可靠性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1表示本发明实施例中功率集成器件的结构示意图。

具体实施方式

下面将结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

对于功率集成器件，其上具有半导体层形成的图案和金属层形成的图案，以及形成在半导体层图案和金属层图案之间的介质层ILD和形成在金属层图案之间的介质层IMD。现有技术中，当金属层图案位于半导体层图案上方时，半导体层图案和金属层图案之间的介质层ILD包括USG和BPSG，其中，USG用于改善应力，BPSG用于提高金属的填充能力，使得金属层分布更均匀。但是此种介质层结构对于可动电荷与离子的抵抗能力弱，工艺过程或封装过程中的静电以及树脂电荷比较容易穿透由USG及BPSG构成的介质层，影响半导体的特性，继而严重影响功率集成器件的可靠性。

为了解决上述技术问题，本发明提供一种功率集成器件，其包括衬底，以及形成在所述衬底上的半导体图案和金属层图案，在所述半导体层图案和金属层图案之间形成有介质层。所述介质层包括抗可动离子绝缘层，其具有较好的电绝缘性，产品工艺过程或封装过程中的静电以及树脂电荷不容易穿透抗可动离子绝缘层，从而提高功率集成器件的可靠性。

其中，所述衬底一般为重掺杂的半导体衬底。所述半导体图案一般为硅半导体图案。

本发明的技术方案，通过设置半导体层图案和金属层之间的介质层包括抗可动离子绝缘层，使得可动电荷与离子不容易穿透介质层，影响半导体的特性，提高了功率集成器件对于可动电荷与离子的抵抗能力，从而改善了功率集成器件的可靠性。