[发明专利]低功率SRAM单元

说明书

技术领域

本发明涉及SRAM单元并且尤其涉及具有减少的功率需求的这种单元。

背景技术

数据存储是对于几乎所有现代数字电子系统的基本需求。静态读/写存储器(SRAM)构成了该功能的主要部分，其相对容易集成由此提供快速存取和低功率。随着深亚微米(DSM)几何结构硅加工的出现，在维持低功耗的同时实现可靠的SRAM存储的任务变得越来越有问题，而相反地，需求随着需要日益增大的存储器的电池供电的电子装置的激增而增长。

本发明提供了存储器单元的新设计，其同时涉及性能的可靠性和功率两个方面。所提出的方案本质上在读取操作期间没有吸引电流。它们还可以在读取步骤期间实现位线之间的可选择的数据依赖路径，并且还利用位线的状态来确定单元是被访问来用于读取(8t和10t版本)还是写入(仅10t版本)。此外，所提出的方案还可以在读取操作期间消除存储元件的装载(8t和10t变型)并且还可以在写入操作期间消除存储元件的装载(仅10t变型)。

存储器单元的最常用的设计是图1所示的6-晶体管电路并且包括存储元件以及附加的访问控制晶体管(MA1和MA2)，存储元件由两个背靠背的反相器[MN1,MP1]和[MN2,MP2]组成，附加的访问控制晶体管(MA1和MA2)通过字线控制WL开启以形成单元数据存储节点(N1和N2)与外部位线(BLA和BLB)之间的导电路径。写入至单元通过以下方式来实现：将高电压施加至BLA或BLB中的一者，同时将低电压施加至另一者，之后将字线WL驱动为高以激活存取路径，其允许保持在位线(BLA和BLB)上的电压电平以克服存储元件的状态。字线之后被驱动为低以断开存储单元，而存储单元将其数据存储保持在新状态。从单元读取通过以下方式来实现：在将字线WL驱动为高之前，最初将两位线驱动至理论上高电平。之后，BLA或BLB中的一者经由存储单元的低压侧的访问控制装置被拉低。之后，两个位线之间的电压电平的差异可以被感测并用于确定数据值。

该单元的设计的一个关键部分是NMOS下拉晶体管(MN1和MN2)、NMOS访问控制装置(MA1和MA2)以及PMOS上拉装置(MP1和MP2)的驱动强度比：访问控制装置需要相对于上拉装置足够大以保证单元状态在写入期间被重写，但是不能(相对于下拉装置)太大以致单元在读取期间变得超负荷和不稳定，由此导致所存储的数据值丢失。

因此，读取该单元的行为呈现了其最有挑战性的操作情况：在存储元件经由访问控制装置被装载(即，访问控制装置开启并且两个位线为高)时保持单元的数据。伴随着由于单独的装置的非常小的几何结构而在DSM技术上遭受的随机装置可变性的不可避免的程度，同时满足在非常大的存储器(数千万比特)中的所有单元上的可写性和读取稳定性标准变得非常有挑战性。

为了减轻同时解决这些冲突需求的困难，越来越常见的做法是使用诸如图2所示的8-晶体管单元设计。这通过增加以下两个额外的NMOS装置来有效地将电路的写入和读取路径分开：其栅极被存储节点中的一个驱动的NMOS装置(MDR)、以及用作针对仅用于读取操作的单独位线(RBL)的访问控制装置的NMOS装置(MAR)。在该8-t单元设计上的写入操作与针对6-t单元的写入操作相同。然而，针对读取，代替写入字线WWL被驱动为高，单一读取位线最初被预充电至高电压并且之后读取字线RWL被驱动为高。这使得能够实现从读取位线经由单元至VSS的数据依赖放电路径，并且因而，读取位线RBL将保持高(由于其电容)或被单元拉低。之后，读取位线的状态可以被感测以确定存储在所选择位中的数据值。

由传统的6-晶体管存储器单元构造的存储器块在图3中示出。其包含M行N列的单元的阵列，其中字线水平地跨越阵列连接，以及位线垂直地延伸。在阵列的底部，存在多路复用结构，其根据从由用户供给至存储器的地址获得的一组列选择信号(sel_1、sel_2等)来选择哪一列被访问(以用于读取或写入)。这种块可以针对存储器输入/输出数据字的每个位来复制。由此，需要N列来针对每单个位存储数据。列多路复用选择比率N的值通常由架构和布局限制来确定；通常倾向于值4、8或16。最初在每个存储器存取之前，所有列的位线被预充电至高状态(电路未示出)。