[发明专利]低功率SRAM单元

权利要求书

1.一种存储器单位(4)，包括：

a)存储元件(6)，包括一对背靠背反相器(12a,12b和14a,14b)，其分别具有第一和第二存储访问节点(24,26)；

b)第一和第二电压线(VSS,VDD 16a,16b)，所述一对背靠背反相器(12a,12b和14a,14b)跨越所述第一和第二电压线(VSS,VDD 16a,16b)连接；

c)第一访问控制晶体管(18a)，连接至所述第一存储节点(24)；

d)第二访问控制晶体管(18b)，连接至所述第二存储节点(26)；

e)写入字线(22)，连接至所述第一访问控制晶体管(18a)上的栅极(18g1)和所述第二访问控制晶体管(18b)上的栅极(18g2)；

f)第一位线(28)，可操作地连接以用于控制所述第一存储节点(24)；

g)第二位线(30)，可操作地连接以用于控制所述第二存储节点(26)；

其特征在于所述第一和第二位线(28,30)之间的数据依赖导电路径(46)，其由所述存储元件(6)存储的数据来控制。

2.根据权利要求1所述的存储器单位(4)，其中，所述数据依赖导电路径46包括两个MOS晶体管(40,42)(MDR和MAR)，其形成两个位线(28,30)之间的、并由第一和第二节点中的一者或另一者来控制的数据依赖导电路径。

3.根据权利要求2所述的存储器单位(4)，其中，所述MOS晶体管(40)中的第一MOS晶体管直接连接至位线(30)(BLB)，并经由所述两个MOS晶体管中的第二MOS晶体管(44)连接至所述第一位线(28)(BLA)，以及其中，所述第二MOS晶体管(42)包括可操作地连接至读取字线(44)的栅极(42g)。

4.根据权利要求1所述的存储器单位(4)，其中，所述数据依赖导电路径(46)包括形成两个位线(28,30)之间的数据依赖导电路径的两个NMOS晶体管(40,42)(MDR和MAR)。

5.根据权利要求1所述的存储器单位(4)，其中，所述数据依赖导电路径(46)包括形成两个位线(28,30)之间的数据依赖导电路径的两个PMOS。

6.根据权利要求1所述的存储器单位(4)，其中，所述数据依赖导电路径(46)包括形成两个位线(28,30)之间的数据依赖导电路径的NMOS和PMOS晶体管的混合。

7.根据权利要求1-5中任一项所述的存储器单位(4)，其中，所述第一访问控制晶体管(18a)连接至所述第一位线(28)(BLA)以用于写入至所述第一位线(28)(BLA)，所述第二访问控制晶体管(18b)连接至所述第二位线(30)(BLB)以用于写入至所述第二位线(30)(BLB)。

8.根据权利要求1-5中任一项所述的存储器单位(4)，其中，所述第一访问控制晶体管(18a)连接至所述第一电压线(16a)(VSS)，以及所述第二访问控制晶体管(18b)连接至所述第一电压线(16a)(VSS)，并且进一步包括第一开关(50a)，其在所述位线中的第一位线(28)的控制下启用和禁用至所述第一电压线(16a)(VSS)的连接，以及第二开关(50b)，其在所述位线中的第二位线(30)的控制下启用和禁用至所述第一电压线(16a)(VSS)的连接。

9.根据权利要求7所述的存储器单位(4)，其中，所述第一开关(50)包括在所述第一电压线(16a)(VSS)与所述第一存储节点(24)之间的第一开关晶体管(50a)(MAX1)以及在所述第一电压线(16a)(VSS)之间的第二开关晶体管(50b)，以及其中，每个开关包括具有栅极(50ag,50bg)的晶体管(50a,50b)，以及其中，所述第一开关晶体管(50a)的栅极(50ag)连接至所述第一位线(28)(BLA)，所述第二开关晶体管(50bg)的栅极(50bg)连接至所述第二位线(30)(BLB)。

10.根据权利要求1-5中任一项所述的存储器单位(4)，包括连接在所述BLA线和所述第一访问控制晶体管(18a)之间的BLB控制开关(60a)以及连接在所述BLB线和所述第二访问控制晶体管(18b)之间的BLA控制开关(60)。