[发明专利]一种提高ADC+FPGA数字接收系统灵敏度的抖动发生装置及抖动产生方法

说明书

技术领域

本发明涉及一种提高数字接收系统灵敏度的技术，尤其涉及一种提高ADC+FPGA数字接收系统灵敏度的抖动发生装置及抖动产生方法，属于信号处理技术领域。

背景技术

随着现场可编程逻辑阵列(FPGA)的发展，越来越多的数字接收系统采用ADC+FPGA的方案。高速高分辨率的模拟数字转换器(ADC)是数字接收系统中至关重要的一环，与系统的信噪比、无杂散动态范围和ADC的位数(即精度)、线性度息息相关。众所周知，ADC本身固有的微分非线性和量化误差不可避免，导致信号在量化后引入了输入信号的谐波和杂散。而在一些周期性的输入信号的采样系统中，由ADC微分非线性和量化误差引入的失真尤为明显，从而影响了数字接收系统的灵敏度。

为了克服这些失真，最好的方法是引入抖动(Dither)。抖动技术是在ADC模拟输入信号中加入一种‘抖动’信号，它相对于ADC的模拟输入信号是随机的，Dither的作用就是打破输入信号与采样时钟的固有的相互关系，迫使量化误差造成的伪信号均匀地分散到所有的频率分量中，使得ADC产生的杂散信号变成一个无周期的随机信号，能够随机化ADC的非线性，从而提高ADC的无杂散动态范围和检测小信号的能力。

在多种抖动信号的实现形式中，大幅度的窄带抖动信号实现起来较为容易，其原则是确保窄带抖动信号和分析频带不重叠，同时抖动信号与输入信号的交调产物也位于分析频带之外。

常见的用于接收系统的抖动信号的发生存在以下缺陷：1.通用性和灵活性差，只能生成单一频段的抖动信号。DC一侧的一定幅度的抖动信号不能应用于基带信号接收系统，因为基带信号的中心频率为零，DC端的抖动其频带与分析信号带宽相重叠，反而恶化了动态范围，降低了灵敏度，因此无法应用于基带信号分析；Fs/2(Fs为采样率)一侧的一定幅度的抖动信号不能应用于频率位于Fs/2附近的信号，因为频率在Fs/2附近的信号与Fs/2端的抖动带宽相重叠，反而恶化了动态范围，降低了灵敏度，导致无法应用于信号频率在Fs/2的采集系统。2.有些抖动信号的产生基于VCO或者其他模拟噪声源，所需器件多，电路复杂，成本高。

因此，能否设计一种新型的抖动发生装置及抖动产生方法以克服上述缺陷，成为本领域技术人员有待解决的技术难题。

发明内容

有鉴于现有技术的上述缺陷，本发明旨在提供一种提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置及抖动产生方法，其在基于ADC+FPGA的数字接收系统，产生偏离信号频率的窄带抖动信号(频率范围实时可变，避免抖动信号与分析信号发生频带重叠)，加扰要接收的信号，然后在FPGA中进行数字信号处理，滤除掉窄带抖动信号，可以降低ADC引入的失真，抑制杂散信号，提高数字接收系统的灵敏度和动态范围。

本发明是这样实现的，该提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置包括：耦合器、模拟数字转换器、数字模拟转换器、模拟低通滤波器、放大器和现场可编程逻辑阵列，其中，耦合器、模拟数字转换器、现场可编程逻辑阵列顺次连接，现场可编程逻辑阵列与数字模拟转换器、模拟低通滤波器、放大器、耦合器顺次连接。

在一些技术方案中，耦合器将无混叠的模拟输入信号和窄带抖动信号耦合，产生带有抖动的模拟输入信号，模拟数字转换器将抖动的模拟输入信号量化成数字信号，数字模拟转换器将抖动的二进制数字信号转变为离散信号，模拟低通滤波器对数字模拟转换器输出的离散噪声信号进行滤波，滤除杂散和谐波信号，输出连续的窄带抖动信号，放大器将窄带抖动信号放大。

在一些技术方案中，现场可编程逻辑阵列中包括数字信号处理模块，用于将接收到的模拟数字转换器采集的数字信号进行处理，滤除抖动信号并计算接收信号信息。

在一些技术方案中，现场可编程逻辑阵列中还包括抖动信号发生模块，在现场可编程逻辑阵列中实现伪随机码发生，经数字滤波后变为窄带数字噪声，然后再进入数字模拟转换器，将二进制数字信号转变为离散信号，再通过模拟低通滤波器，将离散信号转变为连续噪声信号，再放大，去加扰模拟输入信号。

在一些技术方案中，抖动信号发生模块包括顺次连接的伪随机码发生器和数字带通滤波器，数字带通滤波器与数字模拟转换器相连接。

在一些技术方案中，现场可编程逻辑阵列中还包括噪声信号控制模块。