[发明专利]改善关键尺寸负载效应的方法

说明书

技术领域

本发明涉及一种半导体器件加工工艺中降低工艺缺陷的方法，尤其涉及一种改善关键尺寸负载效应的方法。

背景技术

多晶硅刻蚀是CMOS器件形成的关键工艺之一，随着半导体器件尺寸的不断缩小，光刻胶厚度受到限制，而多晶硅的刻蚀厚度则并没有太大的减小，从而使光刻胶不能满足作为多晶硅刻蚀工艺中的掩膜层时的厚度要求，所以在130nm的技术节点后，业界广泛采用氮化硅硬质掩膜作为多晶硅刻蚀工艺中掩膜的硬质掩膜技术来进行多晶硅刻蚀工艺。

基于硬质掩膜技术而进行的多晶硅刻蚀工艺，首先需要使用光刻胶作为掩模层对硬质掩膜进行刻蚀，当硬质掩膜刻蚀完成后，硬质掩膜的底部关键尺寸会最终影响刻蚀后的多晶硅的关键尺寸。而硬质掩膜刻蚀完成后的底部关键尺寸在器件的ISO（孤立）区域和Dense（密集区）区域是有差别的，如图1所示，经刻蚀后形成的位于器件ISO区域1中的硬掩膜图案1041和Dense区域2中的硬掩膜图案1042，其顶部关键尺寸均相同，而底部的关键尺寸却存在较大的差异，这时，如果继续采用该硬掩膜而对其下方的多晶硅进行刻蚀，刻蚀之后的多晶硅的I/D loading（ISO区域和Dense区域之间的关键尺寸差异）也较大。这就导致在CMOS器件的ISO区域和Dense区域的最终电学性能无法兼顾。

对于上述问题的传统的解决办法是从器件的设计上对ISO区域和Dense区域进行区分或者在制造过程中使用光学临近效应修正（optical proximity correction，简称OPC）技术对多晶硅ADI关键尺寸进行区分，由于这需要对每个产品的光刻胶掩膜板进行分别处理，因此需要花费大量的时间、人力和物力。

中国专利（公开号：CN 102263018A）公开了一种改善芯片栅极侧墙生长的负载效应的方法包括步骤：设计一组填充图形；在所述芯片的栅层生长之后，在所述栅层上的需要调节图形密度和后续栅极侧墙生长的负载效应的区域上，在所述一组填充图形中选择一个所述填充图形来进行栅布局，从而使所述芯片的图形密度达到目标图形密度和所述芯片的栅极侧墙生长的负载效应达到目标负载效应。该专利所公开的方法通过先设计一组填充图形然后在填充图形中选择一个图形来进行栅布局，这种方法具有一定的局限性，需对每个具体产品进行针对性的设计，因此在工业化量产时需要花费大量的人力和物力。

发明内容

鉴于上述问题，本发明提供一种改善关键尺寸负载效应的方法。

本发明解决技术问题所采用的技术方案为：

一种改善关键尺寸负载效应的方法，应用于多晶硅的硬掩膜刻蚀工艺中，其中，所述方法包括：

提供一具有多晶硅层的衬底，且该多晶硅层的上表面覆盖有硬掩膜层；

在所述硬掩膜层的上表面形成光阻图案，并以该光阻图案为掩膜对所述硬掩膜层进行刻蚀，形成具有孤立区域和密集区域的硬掩膜图案，且位于所述孤立区域的硬掩膜图案的关键尺寸和位于所述密集区域的硬掩膜图案的关键尺寸不相同；

去除所述光阻图案；

采用各向同性的等离子体对所述硬掩膜图案的关键尺寸进行修正，以减小位于所述孤立区域的硬掩膜图案的关键尺寸与位于所述密集区域的硬掩膜图案的关键尺寸之间的差值。

所述的改善关键尺寸负载效应的方法，其中，对所述孤立区域的刻蚀速率大于对所述密集区域的刻蚀速率。

所述的改善关键尺寸负载效应的方法，其中，采用流量为50sccm-100sccm的各向同性的等离子体对所述孤立区域和所述密集区域同时进行刻蚀速率不同的干法刻蚀。

所述的改善关键尺寸负载效应的方法，其中，采用含氟和碳的气体经等离子体化工艺后形成所述各向同性的等离子体。

所述的改善关键尺寸负载效应的方法，其中，所述含氟和碳的气体为CF₄或CHF₃。

所述的改善关键尺寸负载效应的方法，其中，所述等离子体化工艺包括：采用等离子发生器，在等离子体源功率为400W-800W，偏压功率为0V-50V，压强为3mT-8mT的条件下制备所述各向同性的等离子体。

所述的改善关键尺寸负载效应的方法，其中，选用等离子源功率和偏压功率分离的等离子发生器进行所述等离子体化工艺。

所述的改善关键尺寸负载效应的方法，其中，所述等离子发生器为去耦合的CCP等离子发生器、TCP等离子发生器、ICP等离子发生器中的任意一种。

所述的改善关键尺寸负载效应的方法，其中，所述硬掩膜的材质为氮化硅。