[发明专利]提高部分耗尽型SOI器件射频性能的制备方法

说明书

技术领域

本发明涉及射频器件领域，特别是涉及一种提高部分耗尽型SOI器件射频性能的制备方法。

背景技术

为了获得较低的功率和较高的速度，现有CMOS器件通常形成在薄的绝缘体上硅（SOI）衬底上。随着移动通信产业的迅猛发展，使得对射频集成电路（即RF IC）的需求量也大大增加，同时也使得射频集成电路领域成为一个竞争激烈的技术领域。由于SOI基底能有效减少来自衬底的串扰，其在射频领域的应用就越来越受到广泛关注。根据SOI基底的顶层硅膜是否耗尽，可将SOI基底分为全耗尽（FD）SOI和部分耗尽（PD）SOI，由于FD SOI要求顶层硅膜的厚度非常薄，而薄的硅膜厚度的均匀性很难控制，导致形成在FD SOI基底上的器件的阈值电压会存在杭大离散型，所以目前主要采用的是PD SOI基底。

形成在PD SOI基底的器件，由于顶层硅膜没有完全耗尽，因此体区处于悬浮状态，在高漏极电压下，漏-体结碰撞电离产生的空穴容易被阻挡在体区形成积累，从而抬高体电势，降低体-射势垒；而体电势的升高又会导致器件的阈值电压降低，进而使得漏源电流增大，因而容易发生翘曲效应。虽然器件工作在高温下，翘曲效应会有所减弱，但其影响仍不能被忽略，尤其是器件工作在射频时，阈值电压的漂移会大大降低器件的射频性能。因此，如何有效控制体区电压的漂移，以改善射频器件的射频性能，实已成为本领域技术人员亟待解决的技术课题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种提高部分耗尽型SOI器件射频性能的制备方法。

为实现上述目的及其他相关目的，本发明提供一种提高部分耗尽型SOI器件射频性能的制备方法，其至少包括：

1）在绝缘体上材料结构上形成至少一个器件的源区、栅区、及漏区；

2）对所述源区再进行掺杂使所述源区的部分区域为N型、部分区域为P型；

3）在进行了再掺杂的绝缘体上材料结构上再制备电极层以形成SOI器件。

优选地，当SOI器件为NPN型时，所述步骤2）包括：

对所述源区进行掺杂使所述源区由N型转变为P型；

对所述P型源区进行再掺杂使所述源区的部分区域为N型、部分区域为P型。

优选地，所述步骤1）还包括：在所述栅区周围形成侧墙隔离结构。

优选地，部分区域为N型、部分区域为P型的源区结构为隧道二级管结构。

本发明还提供一种部分耗尽型SOI器件，其至少包括：

形成在绝缘体上材料结构上的源区、栅区及漏区，其中，所述源区的部分区域为N型、部分区域为P型；以及

形成在所述源区、栅区及漏区表面的电极层。

优选地，在所述栅区周围具有侧墙隔离结构。

优选地，部分区域为N型、部分区域为P型的源区结构为隧道二级管结构。

优选地，所述部分耗尽型SOI器件为射频器件。

如上所述，本发明的部分耗尽型SOI器件及制备方法，具有以下有益效果：能有效释放体区的空穴，使得体区电势与源区相等，进而使器件的阈值电压不再漂移，从而提高器件的射频性能；此外，相对于业界普遍采用的TB结构，本发明不增加器件面积。

附图说明

图1至图4显示为本发明的提高部分耗尽型SOI器件射频性能的制备方法的流程图。

元件标号说明

1            绝缘体上硅

11           顶层硅

2            栅区

3            源区

4            漏区

5            侧墙隔离结构

61           栅电极

62           漏电极

63           源电极

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。