[发明专利]具有垂直功率MOS晶体管的集成电路

权利要求书

1.一种半导体器件，包括：

第一垂直晶体管，包括：

形成在第一导电性的衬底之上的第二导电性的第一区；

自所述第一区生长的第二区；

形成在所述第二区中的所述第一导电性的第三区；

形成在所述第三区中的所述第二导电性的第一漏极/源极区；

第一沟槽，包括：

形成在所述第一沟槽的底部中的介电层；和

形成在所述第一沟槽的上部中的栅极区；

所述第二导电性的第二漏极/源极区，形成在所述第二区中并且所述第二漏极/源极区与所述第一漏极/源极区位于所述第一沟槽的相对侧；和

第二沟槽，耦合在所述第二漏极/源极区和所述第二区之间，所述第二沟槽的深度与所述第一沟槽的深度相同；以及

多个横向晶体管，形成在所述衬底之上的所述第二区中。

2.根据权利要求1所述的半导体器件，其中：

所述第二沟槽的宽度大于所述第一沟槽的宽度。

3.根据权利要求1所述的半导体器件，其中：

所述第二沟槽被配置为沿所述第二沟槽的侧壁生成累积层。

4.根据权利要求1所述的半导体器件，其中：

所述第一区是隐埋层；

所述第二区是外延层；以及

所述第三区是体区。

5.根据权利要求1所述的半导体器件，其中：

所述横向晶体管选自包含高压N型MOS晶体管、高压P型MOS晶体管、低压N型MOS晶体管、低压P型MOS晶体管和它们的任何组合的组。

6.根据权利要求1所述的半导体器件，还包括：

第二垂直晶体管，所述第一垂直晶体管和所述第二垂直晶体管共享所述第二沟槽。

7.根据权利要求6所述的半导体器件，其中：

所述第二垂直晶体管和所述第一垂直晶体管并联。

8.根据权利要求1所述的半导体器件，其中，所述栅极区耦合至所述第二沟槽。

9.一种器件，包括：

第一垂直晶体管，包括：

第一漏极/源极区，具有第一导电性，所述第一漏极/源极区形成在所述衬底中形成的第一半导体层之上；

第一栅极，形成在所述第一沟槽中，所述第一沟槽包括形成在所述第一栅极下方的介电层；

第二漏极/源极区，具有所述第一导电性，其中：

所述第一漏极/源极区和所述第二漏极/源极区形成在所述第一栅极的相对侧；并且

所述第二漏极/源极区形成在所述第一半导体层中；和

第二沟槽，其中：

所述第二沟槽的深度与所述第一沟槽的深度相同；并且

所述第二沟槽和所述第一沟槽形成在所述第二漏极/源极区的相对侧；以及

多个横向晶体管，形成在与所述第一半导体层类似的第二半导体层中，所述横向晶体管选自包含高压N型MOS晶体管、高压P型MOS晶体管、低压N型MOS晶体管、低压P型MOS晶体管和它们的任何组合的组。

10.一种方法，包括：

在具有第二导电性的衬底之上形成具有第一导电性的隐埋层；

在所述衬底之上生长外延层；

形成延伸进所述外延层和所述隐埋层的第一沟槽和第二沟槽，其中：

所述第一沟槽和所述第二沟槽的深度相同；并且

所述第二沟槽的宽度大于所述第一沟槽的宽度；

在所述第一沟槽的底部中形成介电层；

在所述第一沟槽的上部中形成第一栅电极；

为形成在衬底中的多个横向晶体管形成栅电极；

将具有所述第二导电性的离子注入到所述第一沟槽的第一侧上的外延层中以形成体区；

在所述第一沟槽的第一侧上的所述体区之上形成第一漏极/源极区；以及

在所述第一沟槽的第二侧上的外延层之上形成第二漏极/源极区。