[发明专利]具有提高的掩模选择比的蚀刻

说明书

技术领域

本发明涉及在半导体器件的生产过程中通过掩模蚀刻层。更具体地，本发明涉及蚀刻电介质层。

背景技术

在半导体晶片的加工过程中，特征可以被蚀刻到电介质层中。随着器件尺寸的缩小，更合乎期望的是蚀刻较高的深宽比特征。此外，在形成用于DRAM的存储器单元阵列时，高密度的特征是合乎期望的。

发明内容

为了实现前述期望以及根据本发明的目的，提供了一种在等离子体处理室中在蚀刻层中蚀刻特征的方法。使蚀刻气体流入该等离子体处理室内。在该特征的蚀刻期间，将顶部外侧电极的温度保持在至少150℃。使所述蚀刻气体形成等离子体，该等离子体蚀刻所述蚀刻层。

在下面的本发明的具体实施方式中并结合以下附图将对本发明的这些和其他特征进行更详细的描述。

附图说明

在附图的图中，通过示例的方式而不是通过限制的方式对本发明进行说明，并且其中相似的标号指代相似的元件，且其中：

图1是本发明的一种实施方式的高阶流程图。

图2A-B是根据本发明的一种实施方式处理过的堆层的示意图。

图3是可用于蚀刻的蚀刻反应器的示意图。

图4示出了一种计算机系统，其适合于实现本发明的实施方式中使用的控制器。

图5A-B是已使用现有技术方法蚀刻过的电介质刻蚀层的剖视图。

图6A是已使用本发明的一种实施方式蚀刻过的电介质蚀刻层的剖视图。

图6B是已使用本发明的一种实施方式蚀刻过的电介质蚀刻层的剖视图。

图7是差分（differential）的蚀刻速率与蚀刻深度（ED）的曲线图。

具体实施方式

现参照本发明的如在附图中图解的一些优选的实施方式对本发明进行详细的描述。在以下的说明中，为了使本发明能被充分理解，阐述了许多具体的细节。但对于本领域技术人员而言，显而易见，没有这些具体细节中的一些或者全部，仍可以实施本发明。在其他的示例中，为了避免不必要地使本发明难以理解，公知的工艺步骤和/或结构没有详细描述。

为了便于理解，图1示出了本发明的一种实施方式中使用的工艺的高阶流程图。将具有蚀刻层堆层（stack）的且在该堆层上形成有掩模的衬底放置在诸如等离子体处理室之类的室中（步骤104）。通过首先让蚀刻气体流入该等离子体处理室中，对该蚀刻层进行蚀刻（步骤108）。将上部外侧电极加热（步骤112）。提供高的偏置（步骤116）。使该蚀刻气体形成高密度等离子体（步骤120）。停止该蚀刻气体的流动（步骤112）。将该衬底从该等离子体处理室移走（步骤128）。

实施例

在本发明的一实施例中，将衬底放置在等离子体处理室中（步骤104）。图2A是堆层200的剖视图，堆层200具有衬底204，在衬底204上形成有蚀刻层208，在蚀刻层208上放置有图案化掩模232。在该实施例中，蚀刻层是电介质材料，如氮化硅和氧化硅双层(silicon nitride and silicon oxide bilayer)。在该实施例中，图案化掩模232是多晶硅掩模，并具有窄的特征236和宽的特征240。可以在衬底和蚀刻层之间或蚀刻层和图案化掩模之间放置一个或多个层。

图3是可用于实施本发明的蚀刻反应器的示意图。在本发明的一个或多个实施方式中，蚀刻反应器300包括位于等离子体处理室349内的由室壁350包围的顶部中央电极306、顶部外侧电极304、底部中央电极308、和底部外侧电极310。底部绝缘环312使底部中央电极308与底部外侧电极310绝缘。同样在等离子体处理室349中，衬底204被定位在底部中央电极308的顶部。底部中央电极308提供了用于托持衬底204的静电吸盘（ESC）。在本实施方式中，底部外侧电极310和顶部外侧电极304具有直径比衬底204大的孔，从而使衬底204能定位在这样的孔内。

气体源324连接到等离子体处理室349，并且在蚀刻过程中将蚀刻气体供应到等离子体处理室349的等离子体区340中。