[发明专利]用于功率MOS晶体管的装置和方法

说明书

技术领域

本发明涉及用于功率MOS晶体管的装置和方法。

背景技术

由于在各种电气元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度方面的改进，半导体产业经历了快速增长。对于大多数情况，集成密度的这种改进源于收缩半导体工艺节点(例如，朝着sub-20nm节点收缩工艺节点)。随着半导体器件按比例缩小，需要新技术来维持电气元件从一代到下一代的性能。例如，对于高功率应用，期望低接通电阻、低栅极电荷和高击穿电压功率晶体管。

随着半导体技术的进展，金属氧化物半导体(MOS)晶体管已广泛用于现今的集成电路中。MOS晶体管是电压控制型器件。当对MOS晶体管的栅极施加控制电压，并且控制电压大于MOS晶体管的阈值时，在MOS晶体管的漏极和源极之间建立导电沟道。结果，电流在MOS晶体管的漏极和源极之间流动。另一方面，当对MOS晶体管的栅极施加的控制电压小于MOS晶体管的阈值时，相应地关闭MOS晶体管。

MOS晶体管可以包括两大类。一类是n沟道MOS晶体管；另一类是p沟道MOS晶体管。根据结构差异，MOS晶体管可以进一步分成两个子类：平面MOS晶体管和垂直MOS晶体管。

垂直功率MOS晶体管由于它们的低栅极驱动功率、快速开关速率和低导通电阻而广泛用于高电压和电流应用中。在垂直功率MOSFET中，漏极和栅极被设置在晶圆的相对面上。在垂直功率MOS晶体管的漏极和源极之间可能形成有沟槽结构。

发明内容

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种装置，包括：第一漏极/源极接触塞，形成在衬底的第一面的上方，其中，所述第一漏极/源极接触塞连接至第一漏极/源极区；第二漏极/源极接触塞，形成在所述衬底的第二面的上方，其中，所述第二漏极/源极接触塞连接至第二漏极/源极区；以及沟槽，形成在所述第一漏极/源极接触塞和所述第二漏极/源极接触塞之间，其中，所述沟槽包括：第一栅电极；第二栅电极，其中：所述第一栅电极和所述第二栅电极形成在所述沟槽的下部中；以及沿着所述沟槽的上部的侧壁形成两个漂移区；以及场板，形成在所述第一栅电极和所述第二栅电极之间，其中，所述场板电连接至所述第二漏极/源极区。

在上述装置中，进一步包括：第一扩散区，包括第一n型漏极漂移区；以及第二扩散区，包括第二n型漏极漂移区，其中，所述第一n型漏极漂移区和所述第二n型漏极漂移区相对于所述沟槽是对称的。

在上述装置中，进一步包括：p型外延层，形成在所述衬底上方；以及p+区域，形成在所述p型外延层中，其中，所述p+区域电连接至所述场板。

在上述装置中，进一步包括：p型外延层，形成在所述衬底上方；以及p+区域，形成在所述p型外延层中，其中，所述p+区域电连接至所述场板，进一步包括：第二n+区域，形成在所述沟槽的底面和所述p+区域之间。

在上述装置中，进一步包括：p型外延层，形成在所述衬底上方；以及p+区域，形成在所述p型外延层中，其中，所述p+区域电连接至所述场板，进一步包括：第二n+区域，形成在所述沟槽的底面和所述p+区域之间，其中，所述第二n+区域通过所述场板、所述p+区域和所述衬底连接至所述第二漏极/源极接触塞。

在上述装置中，进一步包括：第一介电膜，形成在所述第一栅电极和所述场板之间；以及第二介电膜，形成在所述第二栅电极和所述场板之间。

在上述装置中，进一步包括：第一介电膜，形成在所述第一栅电极和所述场板之间；以及第二介电膜，形成在所述第二栅电极和所述场板之间，其中：所述第一介电膜和所述第二介电膜由氧化物形成并具有介于约0.1μm至约0.5μm范围内的厚度。

在上述装置中，其中：所述第一漏极/源极区是沟槽功率晶体管的漏极；以及所述第二漏极/源极区是所述沟槽功率晶体管的源极。

根据本发明的另一方面，还提供了一种器件，包括：漏极区，具有第一导电类型，所述漏极区形成在具有第二导电类型的衬底上方；源极区，具有所述第一导电类型，所述源极区形成在所述衬底上方；以及沟槽，形成在所述漏极区和所述源极区之间，其中，所述沟槽包括：第一栅电极；场板，邻近所述第一栅电极形成，其中，所述第一栅电极和所述场板通过第一介电膜分开，并且，所述场板电连接至所述源极区；以及第二栅电极，邻近所述场板形成，其中，所述第一栅电极和所述第二栅电极相对于所述场板是对称的。

在上述器件中，进一步包括：第一漏极漂移区，连接至所述漏极区域；以及第二漏极漂移区，连接至所述漏极区域，其中，所述第一漏极漂移区和所述第二漏极漂移区相对于所述沟槽是对称的。