[发明专利]一种利用非对称分层势垒提高SONNS结构器件可靠性的方法

说明书

技术领域

本发明涉及微电子领域，尤其涉及一种利用非对称分层势垒提高SONNS结构器件可靠性的方法。

背景技术

闪存是非易失存储器件的一种，传统的闪存利用多晶硅浮栅极来存储数据，由于多晶硅是导体，浮栅极存储的电荷是连续分布的。当有一个泄漏通道的时候，整个浮栅极中存储的电荷都会通过这个泄漏通道而丢失。最近发展的SONOS结构，用具有捕获电荷能力的氮化硅层取代原有的多晶硅存储电荷层，由于其用陷阱能级存储电荷，所以存储的电荷是离散分布的。这样一个泄漏通道不会引起大的漏电流，因此可靠性大大提高。

SONOS结构由于相比于浮栅极结构的诸如：减少的工艺复杂性，更低的操作电压，改善的循环耐久性，和消失的漏端诱导的开关现象等优点而成为当今闪存发展的主要趋势。在传统的SONOS结构中，利用二氧化硅作为隧穿氧化层，电子和空穴为了进入存储电荷氮化硅层，必须隧穿过分别为3.15eV和4.46eV的势垒。减小的二氧化硅隧穿层的厚度会提高编译速度，但是会牺牲一部分电荷的保持能力，而且应力诱导的漏电流会进一步降低电荷的保持时间。降低隧穿层的势垒高度，这样虽然可以得到更快的编译速度，但是电荷保持能力会有所降低，怎样得到编译速度和电荷保持能力的同时提高仍是一个需要进一步研究的课题。

SONOS结构器件的编程一般采用富勒-诺德罕（F-N）隧穿来实现，由于二氧化硅的较高势垒，电子隧穿时需要较高的电压来达到一个足够的电场来实现这种隧穿的发生。栅极大的电压造成的应力诱导的漏电流较大，而且对于为了阻止栅极电子注入而换成的P型掺杂的多晶硅栅极，可能会使栅极空穴的注入，影响编译的速度。

对隧穿层的改善引发了很多从能带方面的改进方式：Lue等人的美国专利US 2006/0198189A1（“Non-Volatile Memory Cells, Memory Arrays Including the Same and Method of Operation Cells and Arrays” ）公开了一种利用“U”型能带工程的BE-SONOS结构的隧穿介电层，用氧化硅层/无陷阱能力的氮化硅层/氧化硅层组“U”型的能带结构来改善器件的擦除速度和电荷保持能力，有明显的改善效果。

Min She, Hideki Takeuchi (IEEE ELECTRON DEVICE LETTERS, VOL. 24, NO. 5, MAY 2003 Silicon-Nitride as a Tunnel Dielectric for Improved SONOS-Type Flash Memory.)表述了一种利用无电荷存储能力的氮化硅层作为隧穿介质层的SONNS存储器结构如图1A所示，在一P型衬底1上由下至少依次制作有隧穿氮化硅层21、存储氮化硅层3、阻挡氧化层4以及多晶硅5。由于氮化硅的势垒较低，这种结构较氧化硅作为隧穿氧化层的SONOS存储器结构有较快的编译速度，编译态能带图如图1B所示，由左至右依次为P型衬底1的能带10、隧穿氮化硅层21的能带210、存储氮化硅层3的能带30、阻挡氧化层4的能带40以及多晶硅5的能带50，可以在等电学厚度的情况下，取得同样的记忆窗口，这样的情况，使其电荷保持特性较好。而且这种结构有较好的耐久能力和小的界面态的陷阱密度。虽然其界面态密度较小，但是对于擦除态仍会有空穴通过隧穿氮化硅层而进入界面态，使擦除态的保持性不是很好。同样对于编译态后的电子，由于氮化硅对于电子的势垒较小，存储氮化硅层中的电子会越过相对较小的势垒进入衬底。

但是对于势垒较小的氮化硅而言，电荷的保持能力会受到一定的影响，而且势垒的高度在施加电压时并未降低，如图2中所示，其中，当在SONOS结构器件上加上门极电压V时，虽然会使加上电压后的能带（如图2中虚线部分所示）相对于未加电压时的能带（如图2中实线部分所示）有所偏移，但是势磊高度并没有降低。为了降低隧穿层的势垒，K. K. Likharev 等人提出一种crested势垒结构, 在这种结构中隧穿层由三层组成，上下层是具有较低势垒高度的高电介质常数介质层，中间的层是具有高势垒的低电介质常数的介质层（“ Layered Tunnel Barriers for Nonvolatile Memory Devices , ” Appl. Phys. Lett. , Vol. 73 , No. 15 , pp. 2137 – 2139 , Oct. 1998）。当施加电压的时候，中间的势垒有一个明显的势垒下降，从而可以有较大的隧穿电流。