[发明专利]提高载流子迁移率的NMOS器件的制作方法及器件结构

说明书

技术领域

本发明涉及集成电路制造领域，特别是涉及一种改善载流子迁移率的NMOS器件的制作方法及器件结构。

背景技术

随着半导体技术的发展，半导体相关制造工艺不断创新以及集成电路芯片按照比例尺寸不断缩小的发展趋势，不可避免的使得晶体管和其他元件运转的恒定材料和物理效应受到影响。进入40nm工艺之后，如何提高器件性能，在达到高开启电流的同时抑制关断漏电成为了器件设计的一个核心问题。

研究实施证明应力工程在半导体工艺和器件的性能方面所起的作用越来越明显，应力工程广泛适应于改进晶体管载流子迁移率的半导体器件上，从而改善半导体器件性能。

场效应晶体管中保持性能的重要因素是载流子迁移率，不同种类的应力对器件中的载流子(即电子和空穴)迁移率有着不同的影响作用。载流子的迁移率所受到的应力层影响在当前的半导体器件的应力领域已经有所披露，即NMOS器件的沟道方向上施加拉应力，则会对NMOS器件中的电子迁移率有较大的提高，从而改善NMOS器件的性能。

现有技术中已经提出了大量的结构和材料应用于半导体材料中包含拉应力或压应力，例如在中国专利CN102110611A中，提供一种直接在NMOS的源极区、漏极区上方的接触孔中形成具有拉应力性质的材料，例如钨，从而对NMOS的沟道区施加拉应力，而后选择性的去除全部或部分栅极结构层，从而对NMOS器件沟道区施加拉应力的制作方法，但该制作工艺改变了原有器件形状与性质，对器件性能造成干扰，并且制造工艺复杂，不能有效降低工艺成本，而且不利于器件尺寸的持续缩小。

发明内容

鉴于以上所述现有技术的缺点，本发明提供一种新的半导体器件的制作方法，不会对器件形状造成破坏而且避免了制作工艺对器件性能的干扰，并且制造工艺要求低，也有利于器件尺寸的持续缩小，同时提高了载流子迁移率从而改善器件性能。

为实现上述目的及其他相关目的，提供一种提高载流子迁移率的NMOS器件的制作方法，包括以下步骤：提供包含NMOS有源区和周边区域的衬底；在所述衬底的周边区域形成多个浅沟槽隔离(STI)结构；刻蚀相邻的浅沟槽隔离(STI)结构之间的衬底以形成拉应力凹槽；以及在所述拉应力凹槽内填充拉应力材料。

可选地，在所述衬底的周边区域形成多个浅沟槽隔离结构的步骤包括：在所述衬底上形成氧化层；在所述氧化层上形成硬掩膜层；在所述硬掩膜层上形成图形化的光刻胶；以所述图形化的光刻胶为掩膜刻蚀所述硬掩膜层和氧化层形成图形化的硬掩膜层和图形化的氧化层；以所述图形化的硬掩膜层为掩膜，刻蚀所述衬底形成隔离沟槽；在所述隔离沟槽中以及图形化的硬掩膜层上形成填充材料；进行化学机械研磨工艺去除图形化的硬掩膜层上的填充材料；以及进行刻蚀工艺去除隔离沟槽上方的填充材料，以形成浅沟槽隔离结构。

可选地，在所述拉应力凹槽内填充拉应力材料的步骤之后，还包括：去除剩余的图形化的硬掩膜层与所述图形化的氧化层。

可选地，在所述拉应力凹槽内填充拉应力材料的步骤之后，还包括：在所述NMOS有源区上形成栅极结构；在所述栅极结构侧壁形成栅极侧墙；以及进行离子注入工艺形成P型阱区。

可选地，湿法刻蚀相邻的浅沟槽隔离结构之间的衬底以形成拉应力凹槽。

可选地，通过外延生长的方式在所述拉应力凹槽内填充拉应力材料。

可选地，所述拉应力材料为SiC。

可选地，所述硬掩膜层为氮化硅层。

本发明还包含一种采用上述方法制作的NMOS器件。

如上所述，本发明通过在衬底的周边区域形成多个浅沟槽隔离(STI)结构，刻蚀相邻的浅沟槽隔离结构之间的衬底以形成拉应力凹槽，并在所述拉应力凹槽内填充拉应力材料，进而通过浅沟槽隔离结构施加于NMOS器件沟道区这一拉应力，不会对器件形状造成破坏而且避免了制作工艺对器件性能的干扰，并且制造工艺要求低，也有利于器件尺寸的持续缩小，同时提高了载流子迁移率从而改善器件性能。

附图说明

图1至图9为本发明实施例所提供的NMOS器件制作方法的各步骤相应结构的剖面示意图；

图10为本发明实施例所提供的NMOS器件制造方法的流程图

元件标号说明

衬底            10

氧化层          11

图形化的氧化层  11a

硬掩膜层        12

图形化的硬掩膜层12a

图形化的光刻胶  13

隔离沟槽        14a