[发明专利]一种提高高深宽比浅沟槽隔离填充特性的方法

说明书

技术领域

本发明涉及半导体集成电路及其制造领域，尤其涉及一种提高高深宽比浅沟槽隔离填充特性的方法。

背景技术

随着集成电路的集成度不断提高，半导体技术也持续的飞速发展。尤其是在浅沟槽隔离（Shallow Trench Isolation，简称STI）工艺中，随着半导体性能要求的不断提高，工艺尺寸越来越小，使得沟槽（trench）深宽比（aspect ratio）越来越大，就造成沟槽填充介质越来越困难，既如何在小尺寸条件下得到无孔的完美填充是保证STI隔离特性和可靠性的重要保证。

图1为本发明背景技术中采用沉积-溅射-沉积循环工艺形成的STI填充结构示意图；在65nm及其以上的工艺中，业界STI的填充主要使用的是高密度等离子（high density plasma，简称HDP）填充工艺，该工艺在淀积过程以沉积-溅射-沉积（Deposition-sputter-Deposition）工艺的循环形式进行，形成如图1所示的图形结构。

图2-5为本发明背景技术中采用填充刻蚀再填充再刻蚀再填充工艺的流程示意图；如图2-5所示，目前业界有些厂商，在pull back的基础上，使用填充，刻蚀，再填充，再刻蚀，再填充的方式来增加HDP的填充窗口。

图6为本发明背景技术中在45nm及其以下的工艺中采用氮化物紧缩工艺形成的STI填充结构示意图；在45nm及其以下工艺中，具有更好填充特性的HARP得到了业界的广泛使用，而为了进一步扩大工艺窗口，该工艺通常还配合氮化物紧缩工艺的使用，以形成如图6所示的图形结构。而对于更加先进的工艺，业界潜在的解决方案为高深宽比工艺（high aspect ratio process，简称HARP）+ SiCoNi + HARP方案。

在传统的HDP方案中，如图1所示，由于其填充的能力有限，不能达到工艺需求；而HDP方案下增加etch back的方案中，即如图2-5所示的工艺中，则增加了工艺的复杂性以及风险；图6所示的HARP+SiCoNi+HARP工艺方案中，由于生产成本太高，从而易造成产品良率的降低及生产成本的上升。

发明内容

本发明公开了一种提高高深宽比浅沟槽隔离填充特性的方法，在40-65nm的工艺中，其中，包括以下步骤：

步骤S1：采用高深宽比填充工艺，在一具有浅沟槽的硅衬底上沉积第一沟槽氧化物层；

步骤S2：采用等离子工艺去除部分第一沟槽氧化层，形成剩余第一沟槽氧化物层；

步骤S3：沉积第二沟槽氧化层覆盖剩余的第一沟槽氧化层，并充满浅沟槽。

上述的提高高深宽比浅沟槽隔离填充特性的方法，其中，所述步骤S1中的硅衬底上设置有垫氧化物层和垫氮化物层，所述垫氧化物层覆盖硅衬底上表面，所述垫氮化物层覆盖所述垫氧化物层上表面。

上述的提高高深宽比浅沟槽隔离填充特性的方法，所述浅沟槽依次贯穿所述垫氮化物层和所述垫氧化物层，且部分嵌入所述硅衬底中。

上述的提高高深宽比浅沟槽隔离填充特性的方法，其中，所述第一沟槽氧化物层覆盖所述浅沟槽的底部及其侧壁和所述垫氮化物层的上表面，并部分填充所述浅沟槽。

上述的提高高深宽比浅沟槽隔离填充特性的方法，其中，所述步骤S2中采用等离子工艺重塑所述第一沟槽氧化层，以部分去除浅沟槽侧壁及所述垫氮化层上的第一沟槽氧化层，形成剩余第一沟槽氧化物层，减小浅沟槽的深宽比。

上述的提高高深宽比浅沟槽隔离填充特性的方法，其中，所述步骤S3中采用与第一沟槽氧化层相同的沉积工艺，沉积第二沟槽氧化层以覆盖所述剩余第一沟槽氧化层，及充满浅沟槽。

上述的提高高深宽比浅沟槽隔离填充特性的方法，其中，所述步骤S2中等离子工艺中采用的等离子体为Ar、Kr或Xe等等离子体。

综上所述，由于采用了上述技术方案，本发明提出一种提高高深宽比浅沟槽隔离填充特性的方法，在40-65nm的工艺中，在常规使用的一步HARP填充工艺基础上，将其改进为两次HARP填充工艺，并在第一次HARP填充工艺之后增加一步等离子重塑（plasma reshape)工艺，从而增大第二次HARP填充工艺的工艺窗口，不仅增强了沟槽的填充能力，还可以去除掉传统工艺中的氮化物紧缩工艺（nitride pull back）步骤，从而降低了对于氮化层（nitride）初始厚度的要求，进而降低了STI的应力控制和凸起控制难度，提高产品的良率及降低生产成本。

附图说明

图1为本发明背景技术中采用沉积-溅射-沉积循环工艺形成的STI填充结构示意图；