[实用新型]提高晶体管芯片抗二次击穿耐量的结构

说明书

技术领域

本实用新型涉及一种提高晶体管芯片抗二次击穿耐量的结构，属于半导体三极管制作技术领域。

背景技术

目前，在现有技术中，半导体功率三极管的芯片通常采用发射区扩散层电阻或在每一发射极单元上加入薄膜电阻作为稳流电阻的方法来改善晶体管的抗二次击穿能力。这种传统的芯片结构具有无法避免的弊端，该弊端就是因为产品在工作时，其温度会升高，当温度升高后会使扩散电阻或薄层电阻的阻值变小，从而使其稳流作用大大减弱。因此，现有的这种提高晶体管芯片抗二次击穿耐量的方法还是不够理想，还是不能完全满足用户的使用要求。

发明内容

本实用新型的目的在于：提供一种结构简单、制作容易、抗二次击穿耐量高、工作性能稳定的提高晶体管芯片抗二次击穿耐量的结构，以克服现有技术的不足。

本实用新型的技术方案是这样实现的：本实用新型的一种提高晶体管芯片抗二次击穿耐量的结构，包括设有基极、集电极和发射极的半导体三极管的芯片，在芯片的基极与发射极之间的P-N结上设有一圈环形隔离槽，环形隔离槽的深度大于3μm并小于该P-N结的深度，并且在环形隔离槽中填充有采用二氧化硅材料制作的绝缘材料层。

上述环形隔离槽的深度为5μm～10μm。

上述环形隔离槽的宽度为2μm～20μm。

在上述芯片上、芯片的外圆柱面与环形隔离槽之间还设有一圈玻璃钝化隔离层。

由于采用了上述技术方案，本实用新型能有效地提高晶体管芯片的抗二次击穿耐量。本实用新型是实用新型人经过研究晶体管的二次击穿的发生机理后，而设计出的一种提高晶体管抗二次击穿耐量的新芯片结构。根据实用新型人长期研究分析发现，各种类型的晶体管结构缺陷、表面缺陷和体内缺陷是产生二次击穿的重要原因，因为上述的任何一种缺陷最终表现为平行于P-N结表面电位梯度的不均匀性，导致晶体管结构内部电位和电场分布对称性的破坏，在这种缺陷附近，将发生电流集中现象，而这种电流集中的标志，是以电流集中处为中心的局部区域电流放大系数急陡增大，而这种电流放大系数的增大，又加剧了电流集中现象，最后由于局部区域过热而造成某些融化区，而出现二次击穿，因此，如何减小晶体管的电流集中效应、特别是减少发射极电流的集边效应，就成为提高晶体管抗二次击穿耐量的关键所在。采用本实用新型能有效地防止在芯片中产生发射极电流集边效应的现象，从而能大幅度地提高晶体管芯片的抗二次击穿耐量。采用本实用新型制作的型号为3DD3773芯片，其产品成品经测试，在V_CE=100V  t=1s下进行二次击穿耐量测试I_C=I_S/B≥1.5A，完全超过了现有的同类产品二次击穿耐量的要求。所以，本实用新型与现有技术相比，本实用新型不仅具有结构简单、制作容易、抗二次击穿耐量高的优点，而且本实用新型还具有工作性能稳定、使用寿命长等优点。

附图说明

图1为采用本实用新型的结构示意图。

附图标记说明：1-芯片，2-环形隔离槽，3-绝缘材料层，4-玻璃钝化隔离层,b-基极，c-集电极，e-发射极，H-环形隔离槽的深度，B-环形隔离槽的宽度。 

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。

本实用新型的实施例：本实用新型是根据下述的一种提高晶体管芯片抗二次击穿耐量的方法构建的，该方法是在现有的半导体三极管芯片的加工工艺基础上进行实施的，在采用现有的工艺制作成半导体三极管的芯片1后，在该芯片1的基极b与发射极e之间的P-N结上腐蚀出一圈环形隔离槽2，使该环形隔离槽2的深度大于3μm并小于该P-N结的深度，然后在该环形隔离槽2中填充满绝缘材料层3，该绝缘材料层3的材料可采用现有的二氧化硅（SiO2）材料；通过这种方法即可使采用该芯片的三极管在工作时，其工作电流只从芯片1的内部流过，防止在芯片1中产生发射极电流集边效应，从而提高晶体管芯片的抗二次击穿耐量。

根据上述方法构建的本实用新型的一种提高晶体管芯片抗二次击穿耐量的结构，包括现有的设有基极b、集电极c和发射极e的半导体三极管的芯片1，制作时，在芯片1的基极b与发射极e之间的P-N结上制作出一圈环形隔离槽2，使环形隔离槽2的深度大于3μm并小于该P-N结的深度，但环形隔离槽2的最佳深度H最好控制在5μm～10μm的范围，并且将环形隔离槽2的宽度B控制在2μm～20μm的范围；然后在环形隔离槽2中填充上采用二氧化硅材料制作的绝缘材料层3；最后按传统的工艺在芯片1上、芯片1的外圆柱面与环形隔离槽2之间制作出一圈玻璃钝化隔离层4即成。该玻璃钝化隔离层4的深度和款度可按现有的半导体三级管的玻璃钝化制作工艺要求确定即可。