[实用新型]新型功率半导体集成器件

说明书

技术领域

本实用新型涉及一种半导体器件，尤其涉及一种适用于电力电子集成电路技术领域的功率半导体集成器件。

背景技术

目前在电力电子模块设计中，当模块电路中需要结型场效应晶体管JFET与结势垒肖特基JBS并联时，往往是将两个独立的器件并联在一起使用，这样既增加模块封装上的体积，同时增加了模块生产的成本。

鉴于此，迫切需要发明一种新的功率半导体器件，以期可以减小模块封装体积及成本。

发明内容

本实用新型针对传统模块电路中分立使用JFET和JBS造成既增加模块封装体积、又增加模块生产成本等不足，而提供了一种新型功率半导体集成器件。它将半导体器件JFET与JBS集成于一块芯片上，形成一块新型半导体器件，大大减小了模块封装体积及成本。

为了解决上述技术问题，本实用新型通过下述技术方案得以解决：

新型功率半导体集成器件，包括半导体芯片，其特征在于：所述半导体芯片上集成有左右相连的结型场效应晶体管JFET和结势垒肖特基JBS，半导体芯片的下部分由下至上依次设有漏极、N+衬底和N-外延层；所述结型场效应晶体管JFET包括P+区和N+区，P+区的上部与栅极相连，N+区的上部与源极相连；所述结势垒肖特基JBS包括P+区，P+区上部为阳极，阳极与源极相连。

所述的半导体芯片有多个且依次左右并联相连。

所述P+区至少有两个，N+区设于相邻的P+区之间。

本实用新型由于采用了以上技术方案，具有以下显著的技术效果：

（1）它将两个分立的半导体器件JFET与JBS集成于一块芯片上，形成一块新型半导体器件，在功能上等同于JFET与JBS并联连接，大大减小模块封装体积及成本。

（2）利用JFET和JBS工艺的高度兼容性，同时实现这两种器件，在一个单芯片和同一套工艺中实现两种器件。P+的注入工艺同时提供了JFET的栅极结构和JBS的P型电场阻断结构部分；并且，JBS的阳极、JFET的源极和栅极金属电极都可以由一次淀积工艺完成。

附图说明

图1为本实用新型实施例1的电路结构示意图。

图2为本实用新型实施例2的电路结构示意图。

图3为本实用新型实施例3的电路结构示意图。

图4为本实用新型实施例4的电路结构示意图。

图5为本实用新型在使用中的电路原理图。

具体实施方式

下面结合附图与实施例对本实用新型作进一步详细描述：

实施例1，如图1所示，新型功率半导体集成器件，包括半导体芯片，所述半导体芯片上集成有左右相连的结型场效应晶体管JFET和结势垒肖特基JBS，半导体芯片的下部分由下至上依次设有漏极1、N+衬底2和N-外延层3；所述结型场效应晶体管JFET包括P+区5和N+区4，P+区5的上部与栅极7相连，N+区4的上部与源极8相连；所述结势垒肖特基JBS包括P+区6，P+区6上部为阳极9，阳极9与源极8相连。

在JFET区域，依次进行P注入形成若干个P+区5，在各P+区5之间的表面进行N注入形成若干个N+区4，P+区5之上为栅极7，N+区4之上为源极8；在JBS区域，依次进行P注入形成P+区6，P+区6之上为阳极9，阳极9与源极8相连接，以上P区、N区及其相连电极有多个并左右依次延伸相连，形成交叉相连的JFET和JBS。

图5为本实用新型在使用中的电路原理图。M为本新型功率半导体集成器件，上端为漏极、左端为源极、下端为栅极。其栅极与一常闭型器件11的源极相连，常闭型器件11反向并联二极管10。

实施例2，如图2所示，新型功率半导体集成器件，包括半导体芯片，所述半导体芯片上集成有左右相连的结型场效应晶体管JFET和结势垒肖特基JBS，半导体芯片的下部分由下至上依次设有漏极1、N+衬底2和N-外延层3；所述结型场效应晶体管JFET包括P+区5和N+区4，P+区5的上部与栅极7相连，N+区4的上部与源极8相连；所述结势垒肖特基JBS包括P+区6，P+区6上部为阳极9，阳极9与源极8相连。

在JFET区域，对外延层表面进行N+注入，形成若干个N+区4，再对N-外延层3等距依次进行P注入形成若干个P+区5，P+区5之上为栅极7，N+区4之上为源极8；在JBS区域，依次进行P注入形成P+区6，P+区6之上为阳极9，阳极9与源极8相连接，以上P区、N区及其相连电极有多个并左右依次延伸相连，形成交叉相连的JFET和JBS。