[发明专利]降低闩锁效应的功率器件结构及其制造方法

说明书

技术领域

本发明涉及一种属微电子芯片制造领域中的功率器件结构与制造方法

背景技术

对于功率元件，通常希望晶体管的导通电阻更小、饱和压降更低、电流驱动能力更大，对于相同的工艺水平，如何缩小元胞的面积至关重要。由于传统的掺杂工艺不可必免的杂质扩散效应，加上多次光刻工艺中的对准要求，对各掺杂区域之间必须设置一定得安全距离，因此传统的功率元件面积通常都较大，整体导通电阻Rsp(Rsp＝单位面积导通电阻Rdson*器件面积)不能有效降低，对光刻套刻也有一定要求。

此外，阱区的空穴电流达到一定程度时，会抬高阱区电位，使得源-阱结势垒下降，造成寄生双极晶体管的开启，栅极此时便无法控制电流开关，发生闩锁效应。

发明内容

本发明所要解决的技术问题是提供一种降低闩锁效应的功率器件结构，它可以缩小元胞面积，降低闩锁效应，降低制造成本。

为了解决以上技术问题，本发明提供了一种降低闩锁效应的功率器件结构：包括：具有一个耐高压的第一型半导体衬底区，其上的第二型半导体基区与第一型半导体源区，漏区从背面引出；在硅片正面，有一个埋入体内的沟槽，为第二型半导体多晶硅，通过栅氧隔离与源区和基区相连，通过侧墙与源区隔离；在基区埋入一个第二型半导体多晶硅，与基区和源区相连；埋入的多晶硅通过金属硅化物与源区相连。

本发明的有益效果在于：缩小元胞面积，降低闩锁效应，降低制造成本。

本发明还提供了一种降低闩锁效应的功率器件结构的制造方法，包括以下步骤：

通过外延工艺在衬底上形成基区，并成长第一硬掩模层；

光刻产生沟槽栅区，利用第一硬掩模层刻蚀硅基板形成沟槽；

栅氧成长并填充多晶硅；

反刻多晶硅至第一硬掩模层，光刻形成源区，并刻蚀第一硬掩模层，进行源区注入；

成长第二硬掩模层；

光刻形成多晶硅埋入区域，并刻蚀打开第二硬掩模层，然后利用第二硬掩模层刻蚀沟槽；

填充多晶硅并反刻至第二硬掩模层；

全面回刻第二硬掩模层，形成侧墙；

金属硅化物成长并去除侧墙上的金属硅化物；

所述第一硬掩模层和第二硬掩模层，其材料可以相同。第一硬掩模层和第二硬掩模层，在刻蚀过程中需要和硅有选择比，可以是SiO2，SiN或SiC及其它含掺杂的Si，O，N，C等的化合物。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细说明。

图1是本专利的功率器件结构示意图；

图2是本专利的制造方法示意图。

具体实施方式

本专利采用自对准结构，通过在p阱中埋入p型多晶，并使用金属硅化物工艺使之与源区相连，有利于阱区的空穴流迅速流出而减少空穴的积累，以达到提高抗闩锁的能力，有利于获得更小的导通电阻、更低的饱和压降和更大的电流驱动能力的功率器件。同时采取了自对准工艺和金属硅化物来连接p型多晶和源区，可以有效地缩小元胞面积。

同时采用了自对准工艺，并使用金属硅化物来连接，简化了制造工艺，降低了生产成本。

本专利以第一型半导体为n，第二型半导体为p来举例

1)选取n型衬底，利用外延工艺在衬底上形成p形基区，其厚度根据器件特性选取，典型的为0.5～10um，其掺杂可以是B或BF，体浓度为1e12～1e20atom/cm3，成长第一硬掩模层，可以为SiO2，SiN，SiC或其他掺杂的Si，C，O，N等化合物，其厚度为200A～10um不等，视沟槽刻蚀深度而定。

2)光刻产生沟槽栅区，利用第一硬掩模层刻蚀硅基板形成沟槽，其深度为0.5～10um不等，视器件特性而定，其刻蚀为干法刻蚀。

3)栅氧成长并填充重掺杂n型多晶硅，其掺杂可以是P，As等，体浓度1e14～1e24atom/cm³

4)干法反刻多晶硅至第一硬掩模层，光刻形成源区，其区域比器件要求的区域可以扩大0.2～10um，以降低光刻套刻的需求，并刻蚀第一硬掩模层，可以是干法或施法刻蚀，并进行源区注入，其注入杂质为P或As，注入能量为10～500kev，注入剂量为1e12～1e16atom/cm³，可以加入适量激活退火，使之活化，最终形成深度小于基区深度。

5)成长第二硬掩模层，其材质可以与第一掩模层相同，厚度为200A～10um不等，视沟槽刻蚀深度而定。