[发明专利]具有源极沟槽的沟槽式功率半导体元件的制造方法

说明书

技术领域

本发明涉及一种沟槽式功率半导体元件的制作方法，特别涉及一种具有源极沟槽的沟槽式功率半导体元件的制作方法。

背景技术

导通电阻(Rds(on))的表现是评价沟槽式功率半导体元件的一个重要参数。导通电阻的改善有助于减少电路操作的导通损失(conductive loss)。不过，对于沟槽式功率半导体元件来说，导通电阻会同时受到沟槽式功率半导体元件的耐受电压(即崩溃电压(breakdown voltage))的限制。亦即，若是通过增加磊晶层的厚度与阻值来提高沟槽式功率半导体元件的耐受电压，同时会造成导通电阻的上升而增加导通损失。

为了改善此问题，如图1所示，公开号6710403的美国专利，揭示在其栅极沟槽的两侧分别制作一填有多晶硅材料的源极沟槽的技术，以降低沟槽式功率半导体元件的导通电阻。不过，此技术需要至少三道微影步骤，分别定义栅极沟槽12、源极沟槽14与源极掺杂区16。由于这些微影步骤并非采用自对准技术，因而容易导致对准误差的产生，进而影响所设定的崩溃电压。此外，在此沟槽式功率半导体元件的源极沟槽14的两侧，还需要保留足够范围的重掺杂区18，以降低本体与金属层的接触电阻。这些重掺杂区18与源极沟槽14的制作，会限制相邻栅极沟槽12的间隔距离，而影响沟槽式功率半导体元件的密度，进而影响其导通电阻。

发明内容

有鉴于此，本发明的主要目的是提出一种具有源极沟槽的沟槽式功率半导体元件及其制作方法，可以减少对准误差造成的影响，同时可以降低重掺杂区与源极沟槽的制作对于导通电阻的不利影响。

为达到上述目的，本发明提供一种具有源极沟槽的沟槽式功率半导体元件的制造方法。此沟槽式功率半导体元件的制造方法至少包括下列步骤：(a)提供一基材；(b)形成至少二个栅极沟槽于基材内；(c)形成一第一介电层覆盖栅极沟槽的内侧表面；(d)形成一第一多晶硅结构于栅极沟槽内；(e)形成至少一个源极沟槽于相邻二个栅极沟槽之间；(f)形成一第二介电层覆盖源极沟槽的内侧表面；(g)形成一第二多晶硅结构于源极沟槽的下部分；(h)形成一本体区于相邻栅极沟槽间，本体区的深度小于源极沟槽的深度；(i)形成一源极区于本体区的上部分；(j)去除部分第二介电层以裸露源极区与本体区；以及(k)于源极沟槽内填入一导电结构，以电性连接本体区与源极区。

本发明可以有效缩减相邻栅极沟槽间的距离，以达到降低导通电阻的目的。

关于本发明的优点与精神可以借助以下的发明详述及所附附图得到进一步的了解。

附图说明

图1为一典型沟槽式功率半导体元件的示意图；

图2A至图2H显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第一实施例；

图3A至图3D显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第二实施例；

图4A至图4D显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第三实施例；

图5显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第四实施例；

图6A至图6C显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第五实施例；

图7A至图7C显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第六实施例；

图8显示本发明具有源极沟槽的沟槽式功率半导体元件的制造方法的第七实施例；

【主要元件附图标记说明】

栅极沟槽12

源极沟槽14

源极掺杂区16

重掺杂区18

基板100

磊晶层110

栅极沟槽120

第一介电层130

第一多晶硅结构140

本体区150

源极掺杂区160

层间介电结构172

重掺杂区179

源极沟槽170

第二介电层174

第二多晶硅结构176，176’

导电结构180

层间介电结构272

源极沟槽270

第二介电层274

第二多晶硅结构276

层间介电结构372

源极沟槽370

第二介电层374

第二多晶硅结构376

蚀刻后层间介电结构372’

接触窗378

重掺杂区379，379’

重掺杂区479

源极沟槽470