[发明专利]功率MOS器件及功率MOS器件制造方法

说明书

技术领域

本发明涉及半导体领域，更具体地说，本发明涉及一种功率MOS器件以及一种功率MOS器件制造方法，其能够提高功率MOS器件可靠性。

背景技术

现如今，功率MOS(金属氧化物半导体)器件已经在消费类电子及通信类电子产品中得到了广泛的应用。

图1示意性地示出根据现有技术的功率MOS器件的结构示图。并且，图2示意性地示出图1所示的根据现有技术的功率MOS器件的制造方法的流程图。

如图2所示，在现有技术的功率MOS器件的制造过程中，首先执行有源区形成步骤S1，用于在衬底中形成有源区。有源区具体包括例如图1所示的高压P井HVPW，高压P井HVPW中的源极区域和漏极区域。源极区域包括低压P井SPW。

随后，执行栅极多晶硅淀积步骤S2，用于沉积栅极多晶硅。

此后，执行栅极刻蚀步骤S3，用于对栅极多晶硅进行刻蚀。

在栅极刻蚀步骤S3之后执行N型漂移区离子注入步骤S4，以形成漏极区域区域中的N型漂移区NGRD。

此后，可进行栅极电极沉积，触点CT1、CT2、CT3的形成等步骤。

并且，可选地，还可在低压P井SPW中形成浅沟槽隔离STI，用于对器件或者器件的各个部分进行隔离。此外，还可在低压P井SPW中形成N型浅掺杂漂移区NLDD2，以及在N型漂移区NGRD中形成N型浅掺杂漂移区NLDD1。

图1示出了由此得到的功率MOS器件的结构。

如图1所示，衬底(未示出)中布置有高压P井HVPW，高压P井HVPW中布置了低压P井SPW以及N型浅掺杂漂移区NGRN。并且，低压P井SPW中布置了N型浅掺杂漂移区NLDD2。栅极GATE布置在低压P井SPW和N型浅掺杂漂移区NGRN上部之间的位置。

需要说明的是，图1中，SAB仅仅用于示出被制造过程中在N型漂移区离子注入步骤S4中采用来保护硅片表面的硅化物阻止层，在其保护下，硅片不与其它Ti，Co之类的金属形成不期望的硅化物。硅化物阻止层SAB不是功率MOS器件的结构，仅仅用于示意性地说明制造过程中采用的硅化物阻止层。

但是，现有技术的功率MOS器件的栅极氧化层可靠性不高。因此，希望能够提出一种能够提高功率MOS器件的栅极氧化层可靠性的技术方案。

发明内容

本发明所要解决的问题是如何提高功率MOS器件的栅极氧化层可靠性。为此，本发明提供了一种功率MOS器件及功率MOS器件制造方法。

根据本发明的第一方面，提供了一种功率MOS器件制造方法。根据本发明第一方面的功率MOS器件制造方法包括：有源区形成步骤，用于在衬底中形成有源区，有源区具体包括源极区域和漏极区域；栅极多晶硅淀积步骤，用于沉积栅极多晶硅；执行栅极刻蚀步骤，用于对栅极多晶硅进行刻蚀；N型漂移区离子注入步骤，用于在漏极区域中形成N型漂移区；以及P型漂移区离子注入步骤，用于在N型漂移区中的上部形成复合掺杂区域。

根据本发明的第一方面的功率MOS器件制造方法，由于P型漂移区离子注入步骤在N型漂移区NGRD中的上部进行P型离子注入，使得栅极下电场消弱，保护栅极氧化硅，改善器件可靠性。

优选地，在上述功率MOS器件制造方法中，栅极中的栅极氧化物的厚度为120A。

优选地，在上述功率MOS器件制造方法中，N型漂移区离子注入步骤采用的离子剂量高于P型漂移区离子注入步骤采用的离子剂量。

优选地，在上述功率MOS器件制造方法中，N型漂移区离子注入步骤采用的能量高于P型漂移区离子注入步骤采用的能量。

优选地，在上述功率MOS器件制造方法中，N型漂移区离子注入步骤与P型漂移区离子注入步骤采用相同的掩膜。

根据本发明的第二方面，提供了一种采用根据本发明第一方面所述的的方法制成的功率MOS器件，所述功率MOS器件包括有源区形，所述有源区形包括源极区域、漏极区域以及栅极，漏极区域中布置有N型漂移区，其中在N型漂移区中的上部形成有复合掺杂区域。

优选地，在上述功率MOS器件中，栅极中的栅极氧化物的厚度为120A。

优选地，在上述功率MOS器件中，所述源极区域和漏极区域被布置在高压P井中。